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Fitter report for div
Mon Jun 02 21:24:17 2008
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Input Pins
6. Output Pins
7. All Package Pins
8. Global & Other Fast Signals
9. Carry Chains
10. Non-Global High Fan-Out Signals
11. LAB
12. LAB External Interconnect
13. Row Interconnect
14. LAB Column Interconnect
15. LAB Column Interconnect
16. Fitter Resource Usage Summary
17. Fitter Resource Utilization by Entity
18. Delay Chain Summary
19. Pin-Out File
20. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2006 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
(including device programming or simulation files), and any
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
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; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Mon Jun 02 21:24:17 2008 ;
; Quartus II Version ; 6.0 Build 178 04/27/2006 SJ Full Version ;
; Revision Name ; div ;
; Top-level Entity Name ; div ;
; Family ; ACEX1K ;
; Device ; EP1K30TC144-3 ;
; Timing Models ; Final ;
; Total logic elements ; 8 / 1,728 ( < 1 % ) ;
; Total pins ; 16 / 102 ( 16 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total PLLs ; 0 ;
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+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EP1K30TC144-3 ; ;
; Use smart compilation ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; A[3] ; 126 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; B[3] ; 124 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; B[0] ; 54 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; A[0] ; 56 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; A[1] ; 125 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; B[1] ; 55 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; A[2] ; 17 ; C ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; B[2] ; 96 ; C ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+----------------------------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+----------------------------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; arithmetical_compliment[0] ; 11 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; arithmetical_compliment[1] ; 12 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; arithmetical_compliment[2] ; 13 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; arithmetical_compliment[3] ; 14 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; quotient[0] ; 130 ; -- ; 22 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; quotient[1] ; 79 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; quotient[2] ; 18 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; quotient[3] ; 95 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+----------------------------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
+---------------------------------------------------+
; All Package Pins ;
+-------+----------------------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+----------------------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_IO ; ;
; 6 ; GND_INT ; ;
; 7 ; GND* ; ;
; 8 ; GND* ; ;
; 9 ; GND* ; ;
; 10 ; GND* ; ;
; 11 ; arithmetical_compliment[0] ; LVTTL/LVCMOS ;
; 12 ; arithmetical_compliment[1] ; LVTTL/LVCMOS ;
; 13 ; arithmetical_compliment[2] ; LVTTL/LVCMOS ;
; 14 ; arithmetical_compliment[3] ; LVTTL/LVCMOS ;
; 15 ; GND_INT ; ;
; 16 ; VCC_INT ; ;
; 17 ; A[2] ; LVTTL/LVCMOS ;
; 18 ; quotient[2] ; LVTTL/LVCMOS ;
; 19 ; GND* ; ;
; 20 ; GND* ; ;
; 21 ; GND* ; ;
; 22 ; GND* ; ;
; 23 ; GND* ; ;
; 24 ; VCC_IO ; ;
; 25 ; GND_INT ; ;
; 26 ; GND* ; ;
; 27 ; GND* ; ;
; 28 ; GND* ; ;
; 29 ; GND* ; ;
; 30 ; GND* ; ;
; 31 ; GND* ; ;
; 32 ; GND* ; ;
; 33 ; GND* ; ;
; 34 ; #TMS ; ;
; 35 ; ^nSTATUS ; ;
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