?? dljpym.tan.rpt
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Timing Analyzer report for dljpym
Wed Dec 06 20:47:51 2006
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+-----------+--------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+-----------+--------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 13.094 ns ; key_in[9] ; N[3] ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 9.437 ns ; F[0] ; flag_f ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -3.060 ns ; key_in[0] ; N[2] ; -- ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; N[0] ; N[0] ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+-----------+--------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C3T144C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+------+------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+------+------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; N[0] ; N[0] ; clk ; clk ; None ; None ; 0.862 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; N[1] ; N[1] ; clk ; clk ; None ; None ; 0.859 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; N[3] ; N[3] ; clk ; clk ; None ; None ; 0.846 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; N[2] ; N[2] ; clk ; clk ; None ; None ; 0.842 ns ;
+-------+------------------------------------------------+------+------+------------+----------+-----------------------------+---------------------------+-------------------------+
+------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------------+------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------------+------+----------+
; N/A ; None ; 13.094 ns ; key_in[9] ; N[3] ; clk ;
; N/A ; None ; 13.093 ns ; key_in[9] ; N[0] ; clk ;
; N/A ; None ; 13.092 ns ; key_in[9] ; N[1] ; clk ;
; N/A ; None ; 12.846 ns ; key_in[9] ; N[2] ; clk ;
; N/A ; None ; 12.701 ns ; key_in[8] ; N[3] ; clk ;
; N/A ; None ; 12.700 ns ; key_in[8] ; N[0] ; clk ;
; N/A ; None ; 12.699 ns ; key_in[8] ; N[1] ; clk ;
; N/A ; None ; 12.453 ns ; key_in[8] ; N[2] ; clk ;
; N/A ; None ; 12.381 ns ; key_in[3] ; N[3] ; clk ;
; N/A ; None ; 12.380 ns ; key_in[3] ; N[0] ; clk ;
; N/A ; None ; 12.379 ns ; key_in[11] ; N[3] ; clk ;
; N/A ; None ; 12.379 ns ; key_in[3] ; N[1] ; clk ;
; N/A ; None ; 12.378 ns ; key_in[11] ; N[0] ; clk ;
; N/A ; None ; 12.377 ns ; key_in[11] ; N[1] ; clk ;
; N/A ; None ; 12.133 ns ; key_in[3] ; N[2] ; clk ;
; N/A ; None ; 12.131 ns ; key_in[11] ; N[2] ; clk ;
; N/A ; None ; 11.969 ns ; key_in[1] ; N[3] ; clk ;
; N/A ; None ; 11.968 ns ; key_in[1] ; N[0] ; clk ;
; N/A ; None ; 11.967 ns ; key_in[1] ; N[1] ; clk ;
; N/A ; None ; 11.779 ns ; key_in[4] ; N[3] ; clk ;
; N/A ; None ; 11.778 ns ; key_in[4] ; N[0] ; clk ;
; N/A ; None ; 11.777 ns ; key_in[4] ; N[1] ; clk ;
; N/A ; None ; 11.721 ns ; key_in[1] ; N[2] ; clk ;
; N/A ; None ; 11.617 ns ; key_in[10] ; N[3] ; clk ;
; N/A ; None ; 11.616 ns ; key_in[10] ; N[0] ; clk ;
; N/A ; None ; 11.615 ns ; key_in[10] ; N[1] ; clk ;
; N/A ; None ; 11.531 ns ; key_in[4] ; N[2] ; clk ;
; N/A ; None ; 11.369 ns ; key_in[10] ; N[2] ; clk ;
; N/A ; None ; 10.823 ns ; key_in[7] ; N[3] ; clk ;
; N/A ; None ; 10.822 ns ; key_in[7] ; N[0] ; clk ;
; N/A ; None ; 10.821 ns ; key_in[7] ; N[1] ; clk ;
; N/A ; None ; 10.796 ns ; key_in[2] ; N[3] ; clk ;
; N/A ; None ; 10.795 ns ; key_in[2] ; N[0] ; clk ;
; N/A ; None ; 10.794 ns ; key_in[2] ; N[1] ; clk ;
; N/A ; None ; 10.624 ns ; key_in[12] ; N[3] ; clk ;
; N/A ; None ; 10.623 ns ; key_in[12] ; N[0] ; clk ;
; N/A ; None ; 10.622 ns ; key_in[12] ; N[1] ; clk ;
; N/A ; None ; 10.575 ns ; key_in[7] ; N[2] ; clk ;
; N/A ; None ; 10.548 ns ; key_in[2] ; N[2] ; clk ;
; N/A ; None ; 10.435 ns ; key_in[6] ; N[3] ; clk ;
; N/A ; None ; 10.434 ns ; key_in[6] ; N[0] ; clk ;
; N/A ; None ; 10.433 ns ; key_in[6] ; N[1] ; clk ;
; N/A ; None ; 10.376 ns ; key_in[12] ; N[2] ; clk ;
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