?? reg8.v
字號:
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// Title : reg8
// Design : exp1
// Author : liwei
// Company : buaa
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// File : reg8.v
// Generated : Tue Apr 25 21:53:37 2006
// From : interface description file
// By : Itf2Vhdl ver. 1.20
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// Description :
//
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`timescale 1 ns / 1 ps
//{{ Section below this comment is automatically maintained
// and may be overwritten
//{module {reg8}}
module reg8 ( clr ,clk ,DOUT ,D );
input clr ;
wire clr ;
input clk ;
wire clk ;
input [7:0] D ;
wire [7:0] D ;
output [7:0] DOUT ;
reg [7:0] DOUT ;
//}} End of automatically maintained section
// -- edit by liwei -- //
always @ ( posedge clk or posedge clr)
begin
if ( clr == 1'b1)
DOUT <= 0;
else DOUT <= D ;
end
endmodule
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