?? s_reg.vhd
字號:
--dff1--component---port-map--
--*********************************--
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
--**************************
ENTITY s_reg IS
PORT(
a,clk: IN std_logic;
b: OUT std_logic);
END ;
--********************
ARCHITECTURE rtl OF s_reg IS
--************************************
component dff1
PORT(
d,clk: IN std_logic;
q: OUT std_logic);
end component;
--***************************************
signal x: std_logic_vector(0 to 4);
BEGIN
x(0)<=a;
df1:dff1 port map (x(0), clk ,x(1));
df2:dff1 port map (x(1), clk ,x(2));
df3:dff1 port map (x(2), clk ,x(3));
df4:dff1 port map (x(3), clk ,x(4));
b<= x(4);
end rtl;
?? 快捷鍵說明
復制代碼
Ctrl + C
搜索代碼
Ctrl + F
全屏模式
F11
切換主題
Ctrl + Shift + D
顯示快捷鍵
?
增大字號
Ctrl + =
減小字號
Ctrl + -