?? counter67.vhd
字號:
library ieee;
use ieee.std_logic_1164.all; --庫定義
--*************************
ENTITY counter67 IS
PORT(
clr : IN bit;
in_count : IN integer range 0 to 9;
out_count : out integer range 0 to 9);
END counter67 ; --端口定義
--************************************
ARCHITECTURE example OF counter67 IS
BEGIN
process(in_count,clr) --進(jìn)程定義,若干信號量
begin
if(clr='1' or in_count=9)then --啟動進(jìn)程
out_count<=0;
else
out_count<=in_count+1;
end if;
end process;
end example;
?? 快捷鍵說明
復(fù)制代碼
Ctrl + C
搜索代碼
Ctrl + F
全屏模式
F11
切換主題
Ctrl + Shift + D
顯示快捷鍵
?
增大字號
Ctrl + =
減小字號
Ctrl + -