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Classic Timing Analyzer report for JW
Tue Nov 27 14:39:35 2007
Quartus II Version 7.1 Build 156 04/30/2007 SJ Full Version
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; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. th
8. Timing Analyzer Messages
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; Legal Notice ;
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+------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+-----------+-----------+------------+-----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+-----------+-----------+------------+-----------+--------------+
; Worst-case tsu ; N/A ; None ; 10.500 ns ; CO2 ; JW3$latch ; -- ; ZHUANG[2] ; 0 ;
; Worst-case tco ; N/A ; None ; 17.200 ns ; JW1$latch ; JW1 ; ZHUANG[1] ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 2.000 ns ; ZHUANG[2] ; JW1$latch ; -- ; ZHUANG[1] ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+-----------+-----------+------------+-----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1K100QC208-3 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; ZHUANG[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; ZHUANG[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; ZHUANG[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+-----------+-----------+-----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+-----------+-----------+-----------+
; N/A ; None ; 10.500 ns ; CO2 ; JW3$latch ; ZHUANG[2] ;
; N/A ; None ; 10.200 ns ; CO2 ; JW3$latch ; ZHUANG[0] ;
; N/A ; None ; 10.100 ns ; CO2 ; JW3$latch ; ZHUANG[1] ;
; N/A ; None ; 6.700 ns ; DIAO ; JW2$latch ; ZHUANG[2] ;
; N/A ; None ; 6.700 ns ; DIAO ; JW3$latch ; ZHUANG[2] ;
; N/A ; None ; 6.500 ns ; CO1 ; JW2$latch ; ZHUANG[2] ;
; N/A ; None ; 6.400 ns ; ZHUANG[1] ; JW2$latch ; ZHUANG[2] ;
; N/A ; None ; 6.400 ns ; ZHUANG[0] ; JW3$latch ; ZHUANG[2] ;
; N/A ; None ; 6.400 ns ; DIAO ; JW2$latch ; ZHUANG[0] ;
; N/A ; None ; 6.400 ns ; DIAO ; JW3$latch ; ZHUANG[0] ;
; N/A ; None ; 6.300 ns ; DIAO ; JW2$latch ; ZHUANG[1] ;
; N/A ; None ; 6.300 ns ; DIAO ; JW3$latch ; ZHUANG[1] ;
; N/A ; None ; 6.200 ns ; CO1 ; JW2$latch ; ZHUANG[0] ;
; N/A ; None ; 6.100 ns ; ZHUANG[1] ; JW2$latch ; ZHUANG[0] ;
; N/A ; None ; 6.100 ns ; ZHUANG[0] ; JW3$latch ; ZHUANG[0] ;
; N/A ; None ; 6.100 ns ; CO1 ; JW2$latch ; ZHUANG[1] ;
; N/A ; None ; 6.000 ns ; ZHUANG[1] ; JW2$latch ; ZHUANG[1] ;
; N/A ; None ; 6.000 ns ; ZHUANG[0] ; JW3$latch ; ZHUANG[1] ;
; N/A ; None ; 5.600 ns ; DIAO ; JW1$latch ; ZHUANG[2] ;
; N/A ; None ; 5.400 ns ; ZHUANG[1] ; JW1$latch ; ZHUANG[2] ;
; N/A ; None ; 5.300 ns ; ZHUANG[0] ; JW1$latch ; ZHUANG[2] ;
; N/A ; None ; 5.300 ns ; DIAO ; JW1$latch ; ZHUANG[0] ;
; N/A ; None ; 5.200 ns ; DIAO ; JW1$latch ; ZHUANG[1] ;
; N/A ; None ; 5.100 ns ; ZHUANG[1] ; JW1$latch ; ZHUANG[0] ;
; N/A ; None ; 5.100 ns ; CLK1 ; JW1$latch ; ZHUANG[2] ;
; N/A ; None ; 5.000 ns ; ZHUANG[1] ; JW1$latch ; ZHUANG[1] ;
; N/A ; None ; 5.000 ns ; ZHUANG[0] ; JW1$latch ; ZHUANG[0] ;
; N/A ; None ; 4.900 ns ; ZHUANG[0] ; JW1$latch ; ZHUANG[1] ;
; N/A ; None ; 4.800 ns ; CLK1 ; JW1$latch ; ZHUANG[0] ;
; N/A ; None ; 4.700 ns ; CLK1 ; JW1$latch ; ZHUANG[1] ;
; N/A ; None ; 4.400 ns ; ZHUANG[0] ; JW2$latch ; ZHUANG[2] ;
; N/A ; None ; 4.300 ns ; ZHUANG[2] ; JW3$latch ; ZHUANG[2] ;
; N/A ; None ; 4.200 ns ; ZHUANG[1] ; JW3$latch ; ZHUANG[2] ;
; N/A ; None ; 4.100 ns ; ZHUANG[0] ; JW2$latch ; ZHUANG[0] ;
; N/A ; None ; 4.100 ns ; ZHUANG[2] ; JW2$latch ; ZHUANG[2] ;
; N/A ; None ; 4.000 ns ; ZHUANG[0] ; JW2$latch ; ZHUANG[1] ;
; N/A ; None ; 4.000 ns ; ZHUANG[2] ; JW3$latch ; ZHUANG[0] ;
; N/A ; None ; 3.900 ns ; ZHUANG[1] ; JW3$latch ; ZHUANG[0] ;
; N/A ; None ; 3.900 ns ; ZHUANG[2] ; JW3$latch ; ZHUANG[1] ;
; N/A ; None ; 3.800 ns ; ZHUANG[1] ; JW3$latch ; ZHUANG[1] ;
; N/A ; None ; 3.800 ns ; ZHUANG[2] ; JW2$latch ; ZHUANG[0] ;
; N/A ; None ; 3.700 ns ; ZHUANG[2] ; JW2$latch ; ZHUANG[1] ;
; N/A ; None ; 2.200 ns ; ZHUANG[2] ; JW1$latch ; ZHUANG[2] ;
; N/A ; None ; 1.900 ns ; ZHUANG[2] ; JW1$latch ; ZHUANG[0] ;
; N/A ; None ; 1.800 ns ; ZHUANG[2] ; JW1$latch ; ZHUANG[1] ;
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