?? serial.v.bak
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/*
本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在PC機上安裝一個串口調試工具來驗證程序的功能。
程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控制器，10個bit是1位起始位，8個數據位，1個結束位。
串口的波特律由程序中定義的div_par參數決定，更改該參數可以實現相應的波特率。程序當前設定的div_par 的值
是0x104，對應的波特率是9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間劃分為8個時隙以使通
信同步.
程序的基本工作過程是，按動一個按鍵SW0，控制器向PC的串口發送“welcome"，
PC機接收后顯示驗證數據是否正確（串口調試工具設成按ASCII碼接受方式）.
PC可隨時向CPLD發送0-F的十六進制數據，CPLD接受后顯示在7段數碼管上
*/
module serial(clk,rst,rxd,txd,en,seg_data,key_input,lowbit);
input clk,rst;
input rxd;//串行數據接收端
input key_input;//按鍵輸入
output[7:0] en;
output[7:0] seg_data;
reg[7:0] seg_data;
output txd;//串行數據發送端
output lowbit;
////////////////////inner reg////////////////////
reg[15:0] div_reg;//分頻計數器，分頻值由波特率決定。分頻后得到頻率8倍波特率的時鐘
reg[2:0] div8_tras_reg;//該寄存器的計數值對應發送時當前位于的時隙數
reg[2:0] div8_rec_reg;//該寄存器的計數值對應接收時當前位于的時隙數
reg[3:0] state_tras;//發送狀態寄存器
reg[3:0] state_rec;//接受狀態寄存器
reg clkbaud_tras;//以波特率為頻率的發送使能信號
reg clkbaud_rec;//以波特率為頻率的接受使能信號
reg clkbaud8x;//以8倍波特率為頻率的時鐘，它的作用是將發送或接受一個bit的時鐘周期分為8個時隙
reg recstart;//開始發送標志
reg recstart_tmp;
reg trasstart;//開始接受標志
reg rxd_reg1;//接收寄存器1
reg rxd_reg2;//接收寄存器2，因為接收數據為異步信號，故用兩級緩存
reg txd_reg;//發送寄存器
reg[7:0] rxd_buf;//接受數據緩存
reg[7:0] txd_buf;//發送數據緩存
reg[2:0] send_state;//每次按鍵給PC發送"Welcome"字符串，這是發送狀態寄存器
reg[19:0] cnt_delay;//延時去抖計數器
reg start_delaycnt;//開始延時計數標志
reg key_entry1,key_entry2;//確定有鍵按下標志
////////////////////////////////////////////////
parameter div_par=16'h104;//分頻參數，其值由對應的波特率計算而得，按此參數分頻的時鐘頻率是波倍特率的8
//倍，此處值對應9600的波特率，即分頻出的時鐘頻率是9600*8
////////////////////////////////////////////////
assign txd=txd_reg;
assign lowbit=0;
assign en=0;//7段數碼管使能信號賦值
always@(posedge clk )
begin
if(!rst) begin
cnt_delay<=0;
start_delaycnt<=0;
end
else if(start_delaycnt) begin
if(cnt_delay!=20'd800000) begin
cnt_delay<=cnt_delay+1;
end
else begin
cnt_delay<=0;
start_delaycnt<=0;
end
end
else begin
if(!key_input&&cnt_delay==0)
start_delaycnt<=1;
end
end
always@(posedge clk)
begin
if(!rst)
key_entry1<=0;
else begin
if(key_entry2)
key_entry1<=0;
else if(cnt_delay==20'd800000) begin
if(!key_input)
key_entry1<=1;
end
end
end
always@(posedge clk )
begin
if(!rst)
div_reg<=0;
else begin
if(div_reg==div_par-1)
div_reg<=0;
else
div_reg<=div_reg+1;
end
end
always@(posedge clk)//分頻得到8倍波特率的時鐘
begin
if(!rst)
clkbaud8x<=0;
else if(div_reg==div_par-1)
clkbaud8x<=~clkbaud8x;
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_rec_reg<=0;
else if(recstart)//接收開始標志
div8_rec_reg<=div8_rec_reg+1;//接收開始后，時隙數在8倍波特率的時鐘下加1循環
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_tras_reg<=0;
else if(trasstart)
div8_tras_reg<=div8_tras_reg+1;//發送開始后，時隙數在8倍波特率的時鐘下加1循環
end
always@(div8_rec_reg)
begin
if(div8_rec_reg==7)
clkbaud_rec=1;//在第7個時隙，接收使能信號有效，將數據打入
else
clkbaud_rec=0;
end
always@(div8_tras_reg)
begin
if(div8_tras_reg==7)
clkbaud_tras=1;//在第7個時隙，發送使能信號有效，將數據發出
else
clkbaud_tras=0;
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst) begin
txd_reg<=1;
trasstart<=0;
txd_buf<=0;
state_tras<=0;
send_state<=0;
key_entry2<=0;
end
else begin
if(!key_entry2) begin
if(key_entry1) begin
key_entry2<=1;
txd_buf<=8'd119; //"w"
end
end
else begin
case(state_tras)
4'b0000: begin //發送起始位
if(!trasstart&&send_state<7)
trasstart<=1;
else if(send_state<7) begin
if(clkbaud_tras) begin
txd_reg<=0;
state_tras<=state_tras+1;
end
end
else begin
key_entry2<=0;
state_tras<=0;
end
end
4'b0001: begin //發送第1位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b0010: begin //發送第2位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b0011: begin //發送第3位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b0100: begin //發送第4位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b0101: begin //發送第5位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b0110: begin //發送第6位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b0111: begin //發送第7位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b1000: begin //發送第8位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0];
txd_buf[6:0]<=txd_buf[7:1];
state_tras<=state_tras+1;
end
end
4'b1001: begin //發送停止位
if(clkbaud_tras) begin
txd_reg<=1;
txd_buf<=8'h55;
state_tras<=state_tras+1;
end
end
4'b1111:begin
if(clkbaud_tras) begin
state_tras<=state_tras+1;
send_state<=send_state+1;
trasstart<=0;
case(send_state)
3'b000:
txd_buf<=8'd101;//"e"
3'b001:
txd_buf<=8'd108;//"l"
3'b010:
txd_buf<=8'd99;//"c"
3'b011:
txd_buf<=8'd111;//"o"
3'b100:
txd_buf<=8'd109;//"m"
3'b101:
txd_buf<=8'd101;//"e"
default:
txd_buf<=0;
endcase
end
end
default: begin
if(clkbaud_tras) begin
state_tras<=state_tras+1;
trasstart<=1;
end
end
endcase
end
end
end
always@(posedge clkbaud8x or negedge rst)//接受PC機的數據
begin
if(!rst) begin
rxd_reg1<=0;
rxd_reg2<=0;
rxd_buf<=0;
state_rec<=0;
recstart<=0;
recstart_tmp<=0;
end
else begin
rxd_reg1<=rxd;
rxd_reg2<=rxd_reg1;
if(state_rec==0) begin
if(recstart_tmp==1) begin
recstart<=1;
recstart_tmp<=0;
state_rec<=state_rec+1;
end
else if(!rxd_reg1&&rxd_reg2) //檢測到起始位的下降沿，進入接受狀態
recstart_tmp<=1;
end
else if(state_rec>=1&&state_rec<=8) begin
if(clkbaud_rec) begin
rxd_buf[7]<=rxd_reg2;
rxd_buf[6:0]<=rxd_buf[7:1];
state_rec<=state_rec+1;
end
end
else if(state_rec==9) begin
if(clkbaud_rec) begin
state_rec<=0;
recstart<=0;
end
end
end
end
always@(rxd_buf) //將接受的數據用數碼管顯示出來
begin
case (rxd_buf)
8'b0000_0000:
seg_data=8'b0000_0011;
8'b0000_0001:
seg_data=8'b1001_1111;
8'b0000_0010:
seg_data=8'b0010_0101;
8'b0000_0011:
seg_data=8'b0000_1101;
8'b0000_0100:
seg_data=8'b1001_1001;
8'b0000_0101:
seg_data=8'b0100_1001;
8'b0000_0110:
seg_data=8'b0100_0001;
8'b0000_0111:
seg_data=8'b0001_1111;
8'b0000_1000:
seg_data=8'b0000_0001;
8'b0000_1001:
seg_data=8'b0001_1001;
8'b0000_1010:
seg_data=8'b0001_0001;
8'b0000_1011:
seg_data=8'b1100_0001;
8'b0000_1100:
seg_data=8'b0110_0011;
8'b0000_1101:
seg_data=8'b1000_0101;
8'b0000_1110:
seg_data=8'b0110_0001;
8'b0000_1111:
seg_data=8'b0111_0001;
default:
seg_data=8'b1111_1111;
endcase
end
endmodule
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