?? _primary.vhd
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library verilog;use verilog.vl_types.all;entity ADDSUB_16_0 is generic( word_in_size : integer := 16 ); port( add_sub : in vl_logic; dataa : in vl_logic_vector; datab : in vl_logic_vector; result : out vl_logic_vector );end ADDSUB_16_0;
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