module mux(clk,d1,d2,do);   //do=d1*d2;
input clk;
input[7:0] d1,d2;
output[15:0] do;

reg[3:0] st;
reg[15:0] add1,add2,do;

wire[15:0] addo=add1+add2;

always @(posedge clk)
begin
  st=st+1;
  case(st)
  0:begin add1=16'h0000; add2={8'h00,(d2[0]?d1:0)};end
  1:begin add1=addo;add2={7'h00,(d2[1]?d1:0),1'h0};end
  2:begin add1=addo;add2={6'h00,(d2[2]?d1:0),2'h0};end
  3:begin add1=addo;add2={5'h00,(d2[3]?d1:0),3'h0};end
  4:begin add1=addo;add2={4'h00,(d2[4]?d1:0),4'h0};end
  5:begin add1=addo;add2={3'h00,(d2[5]?d1:0),5'h0};end
  6:begin add1=addo;add2={2'h00,(d2[6]?d1:0),6'h0};end
  7:begin add1=addo;add2={1'h00,(d2[7]?d1:0),7'h0};end
  default:do=addo;
  endcase
end

endmodule