module w1(clk,d1,d2);
input clk;
output[7:0] d1,d2;

reg cp;
reg[5:0] st;
reg[7:0] dd;
reg[7:0] f;

assign d1={st,2'h0};
assign d2=dd;

always @(posedge clk)
begin
  f=(f!=20)?f+1:0;
  cp=(f==0)?1:0;
end

always @(posedge cp)
begin
  st=st+1;
  case(st)
   0:dd=  130;
   1:dd=  130;
   2:dd=  249;
   3:dd=  130;
   4:dd=  130;
   5:dd=  130;
   6:dd=  167;
   7:dd=  130;
   8:dd=  130;
   9:dd=  130;
  10:dd=  151;
  11:dd=  130;
  12:dd=  130;
  13:dd=  130;
  14:dd=  144;
  15:dd=  130;
  16:dd=  130;
  17:dd=  130;
  18:dd=  140;
  19:dd=  130;
  20:dd=  130;
  21:dd=  130;
  22:dd=  138;
  23:dd=  130;
  24:dd=  130;
  25:dd=  130;
  26:dd=  136;
  27:dd=  130;
  28:dd=  130;
  29:dd=  130;
  30:dd=  136;
  31:dd=  130;
  32:dd=  130;
  33:dd=  130;
  34:dd=  136;
  35:dd=  130;
  36:dd=  130;
  37:dd=  130;
  38:dd=  136;
  39:dd=  130;
  40:dd=  130;
  41:dd=  130;
  42:dd=  138;
  43:dd=  130;
  44:dd=  130;
  45:dd=  130;
  46:dd=  140;
  47:dd=  130;
  48:dd=  130;
  49:dd=  130;
  50:dd=  144;
  51:dd=  130;
  52:dd=  130;
  53:dd=  130;
  54:dd=  151;
  55:dd=  130;
  56:dd=  130;
  57:dd=  130;
  58:dd=  167;
  59:dd=  130;
  60:dd=  130;
  61:dd=  130;
  62:dd=  249;
  63:dd=  130;
  endcase
end

endmodule