?? uart_regs.tan.rpt
字號(hào):
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; clk ; User Pin ; 130.01 MHz ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; wb_we_i ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+-----------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; 1.965 ns ; 174.61 MHz ( period = 5.727 ns ) ; dlc[0] ; dlc[15] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.542 ns ;
; 1.965 ns ; 174.61 MHz ( period = 5.727 ns ) ; dlc[0] ; dlc[14] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.542 ns ;
; 1.965 ns ; 174.61 MHz ( period = 5.727 ns ) ; dlc[0] ; dlc[13] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.542 ns ;
; 2.054 ns ; 177.37 MHz ( period = 5.638 ns ) ; dlc[0] ; dlc[12] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.453 ns ;
; 2.054 ns ; 177.37 MHz ( period = 5.638 ns ) ; dlc[0] ; dlc[11] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.453 ns ;
; 2.054 ns ; 177.37 MHz ( period = 5.638 ns ) ; dlc[0] ; dlc[10] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.453 ns ;
; 2.054 ns ; 177.37 MHz ( period = 5.638 ns ) ; dlc[0] ; dlc[9] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.453 ns ;
; 2.054 ns ; 177.37 MHz ( period = 5.638 ns ) ; dlc[0] ; dlc[8] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.453 ns ;
; 2.116 ns ; 179.34 MHz ( period = 5.576 ns ) ; dlc[3] ; dlc[15] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.391 ns ;
; 2.116 ns ; 179.34 MHz ( period = 5.576 ns ) ; dlc[3] ; dlc[14] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.391 ns ;
; 2.116 ns ; 179.34 MHz ( period = 5.576 ns ) ; dlc[3] ; dlc[13] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.391 ns ;
; 2.141 ns ; 180.15 MHz ( period = 5.551 ns ) ; dlc[6] ; dlc[15] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.366 ns ;
; 2.141 ns ; 180.15 MHz ( period = 5.551 ns ) ; dlc[6] ; dlc[14] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.366 ns ;
; 2.141 ns ; 180.15 MHz ( period = 5.551 ns ) ; dlc[6] ; dlc[13] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.366 ns ;
; 2.205 ns ; 182.25 MHz ( period = 5.487 ns ) ; dlc[3] ; dlc[12] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.302 ns ;
; 2.205 ns ; 182.25 MHz ( period = 5.487 ns ) ; dlc[3] ; dlc[11] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.302 ns ;
; 2.205 ns ; 182.25 MHz ( period = 5.487 ns ) ; dlc[3] ; dlc[10] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.302 ns ;
; 2.205 ns ; 182.25 MHz ( period = 5.487 ns ) ; dlc[3] ; dlc[9] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.302 ns ;
; 2.205 ns ; 182.25 MHz ( period = 5.487 ns ) ; dlc[3] ; dlc[8] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.302 ns ;
; 2.208 ns ; 182.35 MHz ( period = 5.484 ns ) ; dlc[1] ; dlc[15] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.299 ns ;
; 2.208 ns ; 182.35 MHz ( period = 5.484 ns ) ; dlc[1] ; dlc[14] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.299 ns ;
; 2.208 ns ; 182.35 MHz ( period = 5.484 ns ) ; dlc[1] ; dlc[13] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.299 ns ;
; 2.212 ns ; 182.48 MHz ( period = 5.480 ns ) ; uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1|ram_block2a0~portb_address_reg3 ; uart_transmitter:transmitter|parity_xor ; clk ; clk ; 7.692 ns ; 7.340 ns ; 5.128 ns ;
; 2.212 ns ; 182.48 MHz ( period = 5.480 ns ) ; uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1|ram_block2a0~portb_address_reg2 ; uart_transmitter:transmitter|parity_xor ; clk ; clk ; 7.692 ns ; 7.340 ns ; 5.128 ns ;
; 2.212 ns ; 182.48 MHz ( period = 5.480 ns ) ; uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1|ram_block2a0~portb_address_reg1 ; uart_transmitter:transmitter|parity_xor ; clk ; clk ; 7.692 ns ; 7.340 ns ; 5.128 ns ;
; 2.212 ns ; 182.48 MHz ( period = 5.480 ns ) ; uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1|ram_block2a0~portb_address_reg0 ; uart_transmitter:transmitter|parity_xor ; clk ; clk ; 7.692 ns ; 7.340 ns ; 5.128 ns ;
; 2.230 ns ; 183.08 MHz ( period = 5.462 ns ) ; dlc[6] ; dlc[12] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.277 ns ;
; 2.230 ns ; 183.08 MHz ( period = 5.462 ns ) ; dlc[6] ; dlc[11] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.277 ns ;
; 2.230 ns ; 183.08 MHz ( period = 5.462 ns ) ; dlc[6] ; dlc[10] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.277 ns ;
; 2.230 ns ; 183.08 MHz ( period = 5.462 ns ) ; dlc[6] ; dlc[9] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.277 ns ;
; 2.230 ns ; 183.08 MHz ( period = 5.462 ns ) ; dlc[6] ; dlc[8] ; clk ; clk ; 7.692 ns ; 7.507 ns ; 5.277 ns ;
; 2.248 ns ; 183.69 MHz ( period = 5.444 ns ) ; dlc[9] ; dlc[15] ; clk ; clk ; 7.692 ns ; 7.506 ns ; 5.258 ns ;
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