?? uart_regs.map.rpt
字號:
; |cntr_tcb:wr_ptr| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; 0 (0) ; |uart_regs|uart_receiver:receiver|myfifo_10:myfifo_u|scfifo:scfifo_component|scfifo_nc81:auto_generated|a_dpfifo_ui81:dpfifo|cntr_tcb:wr_ptr ; work ;
; |dpram_2h51:FIFOram| ; 0 (0) ; 0 ; 160 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |uart_regs|uart_receiver:receiver|myfifo_10:myfifo_u|scfifo:scfifo_component|scfifo_nc81:auto_generated|a_dpfifo_ui81:dpfifo|dpram_2h51:FIFOram ; work ;
; |altsyncram_4pl1:altsyncram1| ; 0 (0) ; 0 ; 160 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |uart_regs|uart_receiver:receiver|myfifo_10:myfifo_u|scfifo:scfifo_component|scfifo_nc81:auto_generated|a_dpfifo_ui81:dpfifo|dpram_2h51:FIFOram|altsyncram_4pl1:altsyncram1 ; work ;
; |uart_transmitter:transmitter| ; 80 (60) ; 36 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 44 (38) ; 1 (1) ; 35 (21) ; 17 (5) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter ; work ;
; |myfifo_8:myfifo_u1| ; 20 (0) ; 14 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 14 (0) ; 12 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1 ; work ;
; |scfifo:scfifo_component| ; 20 (0) ; 14 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 14 (0) ; 12 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component ; work ;
; |scfifo_eb81:auto_generated| ; 20 (0) ; 14 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 14 (0) ; 12 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated ; work ;
; |a_dpfifo_lh81:dpfifo| ; 20 (2) ; 14 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (2) ; 0 (0) ; 14 (0) ; 12 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo ; work ;
; |a_fefifo_66f:fifo_state| ; 10 (6) ; 6 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 6 (2) ; 4 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|a_fefifo_66f:fifo_state ; work ;
; |cntr_9d7:count_usedw| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|a_fefifo_66f:fifo_state|cntr_9d7:count_usedw ; work ;
; |cntr_tcb:rd_ptr_count| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|cntr_tcb:rd_ptr_count ; work ;
; |cntr_tcb:wr_ptr| ; 4 (4) ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 4 (4) ; 4 (4) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|cntr_tcb:wr_ptr ; work ;
; |dpram_pf51:FIFOram| ; 0 (0) ; 0 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram ; work ;
; |altsyncram_gml1:altsyncram1| ; 0 (0) ; 0 ; 128 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |uart_regs|uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1 ; work ;
+----------------------------------------------------+-------------+--------------+-------------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis RAM Summary ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+
; Name ; Type ; Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Size ; MIF ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+
; uart_receiver:receiver|myfifo_10:myfifo_u|scfifo:scfifo_component|scfifo_nc81:auto_generated|a_dpfifo_ui81:dpfifo|dpram_2h51:FIFOram|altsyncram_4pl1:altsyncram1|ALTSYNCRAM ; AUTO ; Simple Dual Port ; 16 ; 10 ; 16 ; 10 ; 160 ; None ;
; uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1|ALTSYNCRAM ; AUTO ; Simple Dual Port ; 16 ; 8 ; 16 ; 8 ; 128 ; None ;
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+------+------+
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 198 ;
; Number of registers using Synchronous Clear ; 3 ;
; Number of registers using Synchronous Load ; 28 ;
; Number of registers using Asynchronous Clear ; 180 ;
; Number of registers using Asynchronous Load ; 18 ;
; Number of registers using Clock Enable ; 112 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+---------------------------------------------------+
; Inverted Register Statistics ;
+-----------------------------------------+---------+
; Inverted Register ; Fan out ;
+-----------------------------------------+---------+
; iir[0] ; 2 ;
; lcr[0] ; 1 ;
; lcr[1] ; 1 ;
; lsr5r ; 5 ;
; lsr6r ; 2 ;
; uart_transmitter:transmitter|stx_o_tmp ; 3 ;
; fcr[1] ; 4 ;
; fcr[0] ; 4 ;
; lsr5_d ; 1 ;
; lsr6_d ; 1 ;
; serial_in ; 16 ;
; serial_delay ; 1 ;
; Total number of inverted registers = 12 ; ;
+-----------------------------------------+---------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------+
; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; Yes ; |uart_regs|iir[2] ;
; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |uart_regs|block_cnt[2] ;
; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; Yes ; |uart_regs|uart_receiver:receiver|counter_b[5] ;
; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; Yes ; |uart_regs|uart_receiver:receiver|counter_t[8] ;
; 8:1 ; 4 bits ; 20 LEs ; 4 LEs ; 16 LEs ; Yes ; |uart_regs|uart_receiver:receiver|rcounter16[2] ;
; 9:1 ; 3 bits ; 18 LEs ; 3 LEs ; 15 LEs ; Yes ; |uart_regs|uart_receiver:receiver|rbit_counter[0] ;
; 7:1 ; 4 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |uart_regs|uart_transmitter:transmitter|counter[0] ;
; 10:1 ; 8 bits ; 48 LEs ; 8 LEs ; 40 LEs ; Yes ; |uart_regs|uart_receiver:receiver|rshift[1] ;
; 11:1 ; 3 bits ; 21 LEs ; 3 LEs ; 18 LEs ; Yes ; |uart_regs|uart_transmitter:transmitter|bit_counter[1] ;
; 11:1 ; 6 bits ; 42 LEs ; 6 LEs ; 36 LEs ; Yes ; |uart_regs|uart_transmitter:transmitter|shift_out[0] ;
; 10:1 ; 9 bits ; 54 LEs ; 9 LEs ; 45 LEs ; Yes ; |uart_regs|uart_receiver:receiver|rf_data_in[3] ;
; 3:1 ; 6 bits ; 12 LEs ; 6 LEs ; 6 LEs ; Yes ; |uart_regs|uart_receiver:receiver|counter_b[4] ;
; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |uart_regs|uart_receiver:receiver|counter_t[3] ;
; 10:1 ; 4 bits ; 24 LEs ; 20 LEs ; 4 LEs ; No ; |uart_regs|Mux0 ;
; 10:1 ; 3 bits ; 18 LEs ; 15 LEs ; 3 LEs ; No ; |uart_regs|Mux7 ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+--------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Source assignments for uart_transmitter:transmitter|myfifo_8:myfifo_u1|scfifo:scfifo_component|scfifo_eb81:auto_generated|a_dpfifo_lh81:dpfifo|dpram_pf51:FIFOram|altsyncram_gml1:altsyncram1 ;
+---------------------------------+--------------------+------+---------------------------------------------------------------------------------------------------------------------------------+
; Assignment ; Value ; From ; To ;
+---------------------------------+--------------------+------+---------------------------------------------------------------------------------------------------------------------------------+
; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; - ; - ;
+---------------------------------+--------------------+------+---------------------------------------------------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Source assignments for uart_receiver:receiver|myfifo_10:myfifo_u|scfifo:scfifo_component|scfifo_nc81:auto_generated|a_dpfifo_ui81:dpfifo|dpram_2h51:FIFOram|altsyncram_4pl1:altsyncram1 ;
+---------------------------------+--------------------+------+---------------------------------------------------------------------------------------------------------------------------+
; Assignment ; Value ; From ; To ;
+---------------------------------+--------------------+------+---------------------------------------------------------------------------------------------------------------------------+
; OPTIMIZE_POWER_DURING_SYNTHESIS ; NORMAL_COMPILATION ; - ; - ;
+---------------------------------+--------------------+------+---------------------------------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: uart_transmitter:transmitter ;
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