基于verilog的fir濾波器設計，用的并行結構。在前面基礎上加入四級流水（加法器，并行乘法器，乘法結果相加兩級），通過驗證。

fir_parall_v1.v  加入宏定義，以便修改和重用

t_fir.v  測試通過讀取matlab中的數據,經verilog處理后將結果轉換成dat文件，然后導入matlab進行對比

測試說明：
前仿真均通過測試，fir_parall.v的后仿真錯誤，fir_parall_v1.v后仿真正確

fir_parall.v	常規(guī)(非轉置)FIR，利用系數對稱性,有符號的signed
fir_parall_v1.v	在前面基礎上加入四級流水（加法器，并行乘法器，乘法結果相加兩級）


-->test
a=[-6,10,2,14];
b=[3,16,43,80,113,127,113,80,43,16,3];
conv(b,a)
= -18         -66         -92          24         432        1130        1938
2486        2546        2076        1348         664         230          42


后仿真器件庫所在路徑：altera/61/quartus/eda/sim_lib

-->test

a=[6,10,2,14];
b=[3,16,43,80,113,127,113,80,43,16,3];
conv(b,a)
=18         126         424         984        1788
2654        3294        3446        3062        2268
1384         664         230          42