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?? seqdet2.map.rpt

?? 狀態機實現序列檢測VerilogHDL及其仿真
?? RPT
?? 第 1 頁 / 共 2 頁
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;     -- 4 input functions                    ; 5     ;
;     -- 3 input functions                    ; 2     ;
;     -- 2 input functions                    ; 7     ;
;     -- 1 input functions                    ; 0     ;
;     -- 0 input functions                    ; 0     ;
;         -- Combinational cells for routing  ; 0     ;
;                                             ;       ;
; Logic elements by mode                      ;       ;
;     -- normal mode                          ; 15    ;
;     -- arithmetic mode                      ; 0     ;
;     -- qfbk mode                            ; 0     ;
;     -- register cascade mode                ; 0     ;
;     -- synchronous clear/load mode          ; 0     ;
;     -- asynchronous clear/load mode         ; 13    ;
;                                             ;       ;
; Total registers                             ; 13    ;
; I/O pins                                    ; 4     ;
; Maximum fan-out node                        ; x     ;
; Maximum fan-out                             ; 13    ;
; Total fan-out                               ; 68    ;
; Average fan-out                             ; 3.58  ;
+---------------------------------------------+-------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity                                                                                                                                                                                                                             ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M512s ; M4Ks ; M-RAMs ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
; |seqdet2                   ; 15 (15)     ; 13           ; 0           ; 0     ; 0    ; 0      ; 0            ; 0       ; 0         ; 0         ; 4    ; 0            ; 2 (2)        ; 1 (1)             ; 12 (12)          ; 0 (0)           ; 0 (0)      ; |seqdet2            ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+-------------------------------------------------------------------------------------------------------------------------------------------------+
; State Machine - |seqdet2|state                                                                                                                  ;
+------------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+------------+
; Name       ; state.H ; state.L ; state.A ; state.B ; state.J ; state.C ; state.K ; state.D ; state.E ; state.F ; state.G ; state.I ; state.IDLE ;
+------------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+------------+
; state.IDLE ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0          ;
; state.I    ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 1          ;
; state.G    ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 1          ;
; state.F    ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 1          ;
; state.E    ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 1          ;
; state.D    ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.K    ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.C    ; 0       ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.J    ; 0       ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.B    ; 0       ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.A    ; 0       ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.L    ; 0       ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
; state.H    ; 1       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 0       ; 1          ;
+------------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+---------+------------+


+------------------------------------------------------+
; General Register Statistics                          ;
+----------------------------------------------+-------+
; Statistic                                    ; Value ;
+----------------------------------------------+-------+
; Total registers                              ; 13    ;
; Number of registers using Synchronous Clear  ; 0     ;
; Number of registers using Synchronous Load   ; 0     ;
; Number of registers using Asynchronous Clear ; 13    ;
; Number of registers using Asynchronous Load  ; 0     ;
; Number of registers using Clock Enable       ; 0     ;
; Number of registers using Preset             ; 0     ;
+----------------------------------------------+-------+


+-------------------------------------------------------------------------+
; Parameter Settings for User Entity Instance: Top-level Entity: |seqdet2 ;
+----------------+-------+------------------------------------------------+
; Parameter Name ; Value ; Type                                           ;
+----------------+-------+------------------------------------------------+
; IDLE           ; 0000  ; Binary                                         ;
; A              ; 0001  ; Binary                                         ;
; B              ; 0010  ; Binary                                         ;
; C              ; 0011  ; Binary                                         ;
; D              ; 0100  ; Binary                                         ;
; E              ; 0101  ; Binary                                         ;
; F              ; 0110  ; Binary                                         ;
; G              ; 0111  ; Binary                                         ;
; H              ; 1000  ; Binary                                         ;
; I              ; 1001  ; Binary                                         ;
; J              ; 1010  ; Binary                                         ;
; K              ; 1011  ; Binary                                         ;
; L              ; 1100  ; Binary                                         ;
+----------------+-------+------------------------------------------------+
Note: In order to hide this table in the UI and the text report file, please set the "Show Parameter Settings Tables in Synthesis Report" option in "Analysis and Synthesis Settings -> More Settings" to "Off".


+-------------------------------+
; Analysis & Synthesis Messages ;
+-------------------------------+
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Sun Feb 22 16:38:08 2009
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off seqdet2 -c seqdet2
Info: Found 1 design units, including 1 entities, in source file seqdet2.v
    Info: Found entity 1: seqdet2
Info: Elaborating entity "seqdet2" for the top level hierarchy
Warning (10230): Verilog HDL assignment warning at seqdet2.v(20): truncated value with size 32 to match size of target (1)
Info: State machine "|seqdet2|state" contains 13 states
Info: Selected Auto state machine encoding method for state machine "|seqdet2|state"
Info: Encoding result for state machine "|seqdet2|state"
    Info: Completed encoding using 13 state bits
        Info: Encoded state bit "state.H"
        Info: Encoded state bit "state.L"
        Info: Encoded state bit "state.A"
        Info: Encoded state bit "state.B"
        Info: Encoded state bit "state.J"
        Info: Encoded state bit "state.C"
        Info: Encoded state bit "state.K"
        Info: Encoded state bit "state.D"
        Info: Encoded state bit "state.E"
        Info: Encoded state bit "state.F"
        Info: Encoded state bit "state.G"
        Info: Encoded state bit "state.I"
        Info: Encoded state bit "state.IDLE"
    Info: State "|seqdet2|state.IDLE" uses code string "0000000000000"
    Info: State "|seqdet2|state.I" uses code string "0000000000011"
    Info: State "|seqdet2|state.G" uses code string "0000000000101"
    Info: State "|seqdet2|state.F" uses code string "0000000001001"
    Info: State "|seqdet2|state.E" uses code string "0000000010001"
    Info: State "|seqdet2|state.D" uses code string "0000000100001"
    Info: State "|seqdet2|state.K" uses code string "0000001000001"
    Info: State "|seqdet2|state.C" uses code string "0000010000001"
    Info: State "|seqdet2|state.J" uses code string "0000100000001"
    Info: State "|seqdet2|state.B" uses code string "0001000000001"
    Info: State "|seqdet2|state.A" uses code string "0010000000001"
    Info: State "|seqdet2|state.L" uses code string "0100000000001"
    Info: State "|seqdet2|state.H" uses code string "1000000000001"
Info: Implemented 19 device resources after synthesis - the final resource count might be different
    Info: Implemented 3 input pins
    Info: Implemented 1 output pins
    Info: Implemented 15 logic cells
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 1 warning
    Info: Processing ended: Sun Feb 22 16:38:10 2009
    Info: Elapsed time: 00:00:03


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