此為實驗五 利用硬件描述語言進行數字鐘設計例程：
count60 為60歸0 vhdl 參考程序。
    其中時鐘輸入inclk為p183腳，outputa、outputb分別接至芯片p168 p167 p166  p164 p163 p162 p161 p177 p176 p175 p174 p173 p172  p170.實驗現象為60歸0顯示（數碼管顯示00-60）。