?? traffic_controller.tan.rpt
字號:
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk50M ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk50M' ;
+-----------------------------------------+-----------------------------------------------------+------------------------------+------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------------------+------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 163.88 MHz ( period = 6.102 ns ) ; controller:inst|numB[2] ; fenwei:inst5|numB[1] ; clk50M ; clk50M ; None ; None ; 0.897 ns ;
; N/A ; 163.96 MHz ( period = 6.099 ns ) ; controller:inst|numB[4] ; fenwei:inst5|numA[1] ; clk50M ; clk50M ; None ; None ; 0.894 ns ;
; N/A ; 164.18 MHz ( period = 6.091 ns ) ; controller:inst|numB[4] ; fenwei:inst5|numB[2] ; clk50M ; clk50M ; None ; None ; 0.886 ns ;
; N/A ; 164.42 MHz ( period = 6.082 ns ) ; controller:inst|numA[3] ; fenwei:inst4|numB[1] ; clk50M ; clk50M ; None ; None ; 0.877 ns ;
; N/A ; 164.47 MHz ( period = 6.080 ns ) ; controller:inst|numA[3] ; fenwei:inst4|numA[0] ; clk50M ; clk50M ; None ; None ; 0.875 ns ;
; N/A ; 164.50 MHz ( period = 6.079 ns ) ; controller:inst|numA[3] ; fenwei:inst4|numB[3] ; clk50M ; clk50M ; None ; None ; 0.874 ns ;
; N/A ; 164.53 MHz ( period = 6.078 ns ) ; controller:inst|numA[3] ; fenwei:inst4|numB[2] ; clk50M ; clk50M ; None ; None ; 0.873 ns ;
; N/A ; 164.55 MHz ( period = 6.077 ns ) ; controller:inst|numB[2] ; fenwei:inst5|numB[3] ; clk50M ; clk50M ; None ; None ; 0.872 ns ;
; N/A ; 164.85 MHz ( period = 6.066 ns ) ; controller:inst|numA[4] ; fenwei:inst4|numB[2] ; clk50M ; clk50M ; None ; None ; 0.861 ns ;
; N/A ; 164.88 MHz ( period = 6.065 ns ) ; controller:inst|numB[2] ; fenwei:inst5|numA[0] ; clk50M ; clk50M ; None ; None ; 0.860 ns ;
; N/A ; 164.96 MHz ( period = 6.062 ns ) ; controller:inst|numA[1] ; fenwei:inst4|numA[0] ; clk50M ; clk50M ; None ; None ; 0.857 ns ;
; N/A ; 165.18 MHz ( period = 6.054 ns ) ; controller:inst|numA[1] ; fenwei:inst4|numB[1] ; clk50M ; clk50M ; None ; None ; 0.849 ns ;
; N/A ; 165.21 MHz ( period = 6.053 ns ) ; controller:inst|numA[3] ; fenwei:inst4|numA[1] ; clk50M ; clk50M ; None ; None ; 0.848 ns ;
; N/A ; 165.40 MHz ( period = 6.046 ns ) ; controller:inst|numB[3] ; fenwei:inst5|numB[2] ; clk50M ; clk50M ; None ; None ; 0.841 ns ;
; N/A ; 165.51 MHz ( period = 6.042 ns ) ; controller:inst|numB[1] ; fenwei:inst5|numB[1] ; clk50M ; clk50M ; None ; None ; 0.837 ns ;
; N/A ; 165.54 MHz ( period = 6.041 ns ) ; controller:inst|numB[1] ; fenwei:inst5|numA[0] ; clk50M ; clk50M ; None ; None ; 0.836 ns ;
; N/A ; 165.67 MHz ( period = 6.036 ns ) ; controller:inst|numB[1] ; fenwei:inst5|numB[3] ; clk50M ; clk50M ; None ; None ; 0.831 ns ;
; N/A ; 165.95 MHz ( period = 6.026 ns ) ; controller:inst|numA[1] ; fenwei:inst4|numB[3] ; clk50M ; clk50M ; None ; None ; 0.821 ns ;
; N/A ; 168.58 MHz ( period = 5.932 ns ) ; controller:inst|numB[2] ; fenwei:inst5|numB[2] ; clk50M ; clk50M ; None ; None ; 0.727 ns ;
; N/A ; 168.69 MHz ( period = 5.928 ns ) ; controller:inst|numB[2] ; fenwei:inst5|numA[1] ; clk50M ; clk50M ; None ; None ; 0.723 ns ;
; N/A ; 168.78 MHz ( period = 5.925 ns ) ; controller:inst|numB[4] ; fenwei:inst5|numB[1] ; clk50M ; clk50M ; None ; None ; 0.720 ns ;
; N/A ; 168.83 MHz ( period = 5.923 ns ) ; controller:inst|numB[4] ; fenwei:inst5|numB[3] ; clk50M ; clk50M ; None ; None ; 0.718 ns ;
; N/A ; 169.03 MHz ( period = 5.916 ns ) ; controller:inst|numB[4] ; fenwei:inst5|numA[0] ; clk50M ; clk50M ; None ; None ; 0.711 ns ;
; N/A ; 169.43 MHz ( period = 5.902 ns ) ; controller:inst|numA[2] ; fenwei:inst4|numB[1] ; clk50M ; clk50M ; None ; None ; 0.697 ns ;
; N/A ; 169.43 MHz ( period = 5.902 ns ) ; controller:inst|numB[1] ; fenwei:inst5|numB[2] ; clk50M ; clk50M ; None ; None ; 0.697 ns ;
; N/A ; 169.55 MHz ( period = 5.898 ns ) ; controller:inst|numA[2] ; fenwei:inst4|numB[3] ; clk50M ; clk50M ; None ; None ; 0.693 ns ;
; N/A ; 169.55 MHz ( period = 5.898 ns ) ; controller:inst|numA[2] ; fenwei:inst4|numB[2] ; clk50M ; clk50M ; None ; None ; 0.693 ns ;
; N/A ; 169.55 MHz ( period = 5.898 ns ) ; controller:inst|numA[2] ; fenwei:inst4|numA[0] ; clk50M ; clk50M ; None ; None ; 0.693 ns ;
; N/A ; 169.64 MHz ( period = 5.895 ns ) ; controller:inst|numA[2] ; fenwei:inst4|numA[1] ; clk50M ; clk50M ; None ; None ; 0.690 ns ;
; N/A ; 169.81 MHz ( period = 5.889 ns ) ; controller:inst|numB[0] ; fenwei:inst5|numB[0] ; clk50M ; clk50M ; None ; None ; 0.684 ns ;
; N/A ; 170.04 MHz ( period = 5.881 ns ) ; controller:inst|numA[0] ; fenwei:inst4|numB[0] ; clk50M ; clk50M ; None ; None ; 0.677 ns ;
; N/A ; 172.65 MHz ( period = 5.792 ns ) ; controller:inst|numA[4] ; fenwei:inst4|numA[0] ; clk50M ; clk50M ; None ; None ; 0.587 ns ;
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