?? sdram_tb.tan.rpt
字號:
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------+--------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------+--------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 93.37 MHz ( period = 10.710 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[3] ; clk ; clk ; None ; None ; 10.449 ns ;
; N/A ; 93.39 MHz ( period = 10.708 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[4] ; clk ; clk ; None ; None ; 10.447 ns ;
; N/A ; 95.28 MHz ( period = 10.495 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[0] ; clk ; clk ; None ; None ; 10.234 ns ;
; N/A ; 95.28 MHz ( period = 10.495 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[1] ; clk ; clk ; None ; None ; 10.234 ns ;
; N/A ; 95.46 MHz ( period = 10.476 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[3] ; clk ; clk ; None ; None ; 10.215 ns ;
; N/A ; 95.47 MHz ( period = 10.474 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[4] ; clk ; clk ; None ; None ; 10.213 ns ;
; N/A ; 95.90 MHz ( period = 10.428 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[2] ; clk ; clk ; None ; None ; 10.167 ns ;
; N/A ; 95.90 MHz ( period = 10.428 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[5] ; clk ; clk ; None ; None ; 10.167 ns ;
; N/A ; 96.34 MHz ( period = 10.380 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[6] ; clk ; clk ; None ; None ; 10.151 ns ;
; N/A ; 96.37 MHz ( period = 10.377 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[11] ; clk ; clk ; None ; None ; 10.148 ns ;
; N/A ; 96.39 MHz ( period = 10.375 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[10] ; clk ; clk ; None ; None ; 10.146 ns ;
; N/A ; 96.40 MHz ( period = 10.373 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[9] ; clk ; clk ; None ; None ; 10.144 ns ;
; N/A ; 96.97 MHz ( period = 10.312 ns ) ; sdramCntl:sdram1|nopCntr_r[5] ; sdramCntl:sdram1|timer_r[3] ; clk ; clk ; None ; None ; 10.051 ns ;
; N/A ; 96.99 MHz ( period = 10.310 ns ) ; sdramCntl:sdram1|nopCntr_r[5] ; sdramCntl:sdram1|timer_r[4] ; clk ; clk ; None ; None ; 10.049 ns ;
; N/A ; 97.27 MHz ( period = 10.281 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[8] ; clk ; clk ; None ; None ; 10.020 ns ;
; N/A ; 97.28 MHz ( period = 10.280 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[7] ; clk ; clk ; None ; None ; 10.019 ns ;
; N/A ; 97.28 MHz ( period = 10.280 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|timer_r[13] ; clk ; clk ; None ; None ; 10.019 ns ;
; N/A ; 97.46 MHz ( period = 10.261 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[0] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 97.46 MHz ( period = 10.261 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[1] ; clk ; clk ; None ; None ; 10.000 ns ;
; N/A ; 97.55 MHz ( period = 10.251 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|state_r.initsetmode ; clk ; clk ; None ; None ; 9.990 ns ;
; N/A ; 97.71 MHz ( period = 10.234 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|state_r.initpchg ; clk ; clk ; None ; None ; 10.005 ns ;
; N/A ; 97.92 MHz ( period = 10.212 ns ) ; sdramCntl:sdram1|timer_r[4] ; sdramCntl:sdram1|timer_r[3] ; clk ; clk ; None ; None ; 9.951 ns ;
; N/A ; 97.94 MHz ( period = 10.210 ns ) ; sdramCntl:sdram1|timer_r[4] ; sdramCntl:sdram1|timer_r[4] ; clk ; clk ; None ; None ; 9.949 ns ;
; N/A ; 98.10 MHz ( period = 10.194 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[2] ; clk ; clk ; None ; None ; 9.933 ns ;
; N/A ; 98.10 MHz ( period = 10.194 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[5] ; clk ; clk ; None ; None ; 9.933 ns ;
; N/A ; 98.12 MHz ( period = 10.192 ns ) ; sdramCntl:sdram1|nopCntr_r[6] ; sdramCntl:sdram1|timer_r[3] ; clk ; clk ; None ; None ; 9.931 ns ;
; N/A ; 98.14 MHz ( period = 10.190 ns ) ; sdramCntl:sdram1|nopCntr_r[6] ; sdramCntl:sdram1|timer_r[4] ; clk ; clk ; None ; None ; 9.929 ns ;
; N/A ; 98.24 MHz ( period = 10.179 ns ) ; memTest:memt|addr_r[3] ; memTest:memt|state_r.stop ; clk ; clk ; None ; None ; 9.918 ns ;
; N/A ; 98.47 MHz ( period = 10.155 ns ) ; sdramCntl:sdram1|nopCntr_r[7] ; sdramCntl:sdram1|state_r.initrfsh ; clk ; clk ; None ; None ; 9.894 ns ;
; N/A ; 98.56 MHz ( period = 10.146 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[6] ; clk ; clk ; None ; None ; 9.917 ns ;
; N/A ; 98.59 MHz ( period = 10.143 ns ) ; sdramCntl:sdram1|nopCntr_r[4] ; sdramCntl:sdram1|timer_r[11] ; clk ; clk ; None ; None ; 9.914 ns ;
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