數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號處理的基礎(chǔ)，廣泛應(yīng)用于雷達、聲納、軟件無線電、瞬態(tài)信號測試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號處理任務(wù)越來越繁重，對數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來FPGA由于其設(shè)計靈活性、更強的適應(yīng)性及可重構(gòu)性，結(jié)合SDRAM的高速、大容量、價格優(yōu)勢，在設(shè)計高速實時數(shù)據(jù)采集系統(tǒng)時受到了廣泛的關(guān)注。 本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)技術(shù)，為需要大容量存儲器的系統(tǒng)設(shè)計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構(gòu)造與工作原理的基礎(chǔ)上，結(jié)合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計方案，并從總體設(shè)計構(gòu)想到各邏輯細節(jié)實現(xiàn)都進行了詳細描述。根據(jù)DDR2-SDRAM的特點，選擇合適的內(nèi)存調(diào)度方案，采用Verilog HDL語言設(shè)計實現(xiàn)了該高速實時數(shù)據(jù)采集系統(tǒng)，并對系統(tǒng)功能進行驗證與分析，結(jié)果表明本設(shè)計完全能夠滿足系統(tǒng)的性能指標(biāo)。
上傳時間： 2013-06-24
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在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優(yōu)勢成為最佳選擇。但是SDRAM卻具有復(fù)雜的時序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設(shè)計思想實現(xiàn)對SDRAM控制器的設(shè)計。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標(biāo)，其次較為詳細介紹了動態(tài)存儲器DRAM的基本時序，最后對同步動態(tài)隨機存儲器SDRAM進行詳盡論述，包括性能、特點、結(jié)構(gòu)以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計，重點介紹了具體芯片與FPGA設(shè)計技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個經(jīng)典應(yīng)用，即同步事例處理器。最后對FPGA技術(shù)進行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計原理和具體實現(xiàn)。從測試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計均滿足了工程實際要求。
標(biāo)簽： SDRAM FPGA 制器設(shè)計
上傳時間： 2013-07-19
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SDRAM控制器，Verilog源碼。適用SDRAM芯片：三星KM416S1120D，NEC uPD4516161AG5，OKI MSM56V1616，有詳細的說明，可直接使用！
標(biāo)簽： SDRAM
上傳時間： 2013-07-11
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SDRAM讀寫測試，連續(xù)向SDRAM寫滿數(shù)據(jù)（00~FF），然后讀出SDRAM中的數(shù)據(jù)并通過串口上傳給PC機，波特率9.6KBPS
上傳時間： 2013-06-24
上傳用戶：tongda
軟件開發(fā)環(huán)境：ISE 7.1i 硬件開發(fā)環(huán)境：紅色颶風(fēng)II代－Xilinx版 1. 本實例用于控制開發(fā)板上面的SDRAM完成讀寫功能； 先向SDRAM里面寫數(shù)據(jù)，然后再將數(shù)據(jù)讀出來做比較，如果不匹配就通過LED變亮顯示出來，如果一致，LED就不亮。 2. part1目錄是使用Modelsim仿真的工程； 3. part2目錄是在開發(fā)版上面驗證的工程； 2.1. part1_32目錄是4m32SDRAM的仿真工程； 2.2. part1_16目錄是4m16SDRAM的仿真工程； \model文件夾里面是仿真模型； \rtl文件夾里面是源文件； \sim文件夾里面是仿真工程； \test_bench文件夾里面是測試文件； \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調(diào)試下載文件。
標(biāo)簽： Modelsim SDRAM 讀寫 控制
上傳時間： 2013-04-24
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在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優(yōu)勢成為最佳選擇。但是SDRAM卻具有復(fù)雜的時序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設(shè)計思想實現(xiàn)對SDRAM控制器的設(shè)計。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標(biāo)，其次較為詳細介紹了動態(tài)存儲器DRAM的基本時序，最后對同步動態(tài)隨機存儲器SDRAM進行詳盡論述，包括性能、特點、結(jié)構(gòu)以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計，重點介紹了具體芯片與FPGA設(shè)計技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個經(jīng)典應(yīng)用，即同步事例處理器。最后對FPGA技術(shù)進行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計原理和具體實現(xiàn)。從測試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計均滿足了工程實際要求。
標(biāo)簽： SDRAM FPGA 制器設(shè)計
上傳時間： 2013-07-11
上傳用戶：hasan2015
基于FPGA對SDRAM控制器的設(shè)計VERILOG語言
上傳時間： 2013-06-15
上傳用戶：lguotao
使用Verilog實現(xiàn)基于FPGA的SDRAM控制器
標(biāo)簽： Verilog SDRAM FPGA 控制器
上傳時間： 2013-08-08
上傳用戶：litianchu
verilog 代碼，讀寫SDRAM 不帶仿真，需要自己編寫測試文件
上傳時間： 2013-08-13
上傳用戶：zh_901
fpga+SDRAM+PHY 芯片設(shè)計原理圖
標(biāo)簽： SDRAM fpga PHY 芯片設(shè)計
上傳時間： 2013-08-14
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