?? fenpin.fit.rpt
字號:
; 27 ; 26 ; -- ; GND* ; ; ; ; ;
; 28 ; 27 ; -- ; GND* ; ; ; ; ;
; 29 ; 28 ; -- ; GND* ; ; ; ; ;
; 30 ; 29 ; -- ; GND* ; ; ; ; ;
; 31 ; 30 ; -- ; GND* ; ; ; ; ;
; 32 ; 31 ; -- ; GND ; gnd ; ; ; ;
; 33 ; 32 ; -- ; GND* ; ; ; ; ;
; 34 ; 33 ; -- ; GND* ; ; ; ; ;
; 35 ; 34 ; -- ; GND* ; ; ; ; ;
; 36 ; 35 ; -- ; GND* ; ; ; ; ;
; 37 ; 36 ; -- ; GND* ; ; ; ; ;
; 38 ; 37 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 39 ; 38 ; -- ; GND* ; ; ; ; ;
; 40 ; 39 ; -- ; GND* ; ; ; ; ;
; 41 ; 40 ; -- ; GND* ; ; ; ; ;
; 42 ; 41 ; -- ; GND ; gnd ; ; ; ;
; 43 ; 42 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 44 ; 43 ; -- ; GND* ; ; ; ; ;
; 45 ; 44 ; -- ; GND* ; ; ; ; ;
; 46 ; 45 ; -- ; GND* ; ; ; ; ;
; 47 ; 46 ; -- ; GND ; gnd ; ; ; ;
; 48 ; 47 ; -- ; GND* ; ; ; ; ;
; 49 ; 48 ; -- ; GND* ; ; ; ; ;
; 50 ; 49 ; -- ; GND* ; ; ; ; ;
; 51 ; 50 ; -- ; GND* ; ; ; ; ;
; 52 ; 51 ; -- ; GND* ; ; ; ; ;
; 53 ; 52 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 54 ; 53 ; -- ; GND* ; ; ; ; ;
; 55 ; 54 ; -- ; GND* ; ; ; ; ;
; 56 ; 55 ; -- ; GND* ; ; ; ; ;
; 57 ; 56 ; -- ; GND* ; ; ; ; ;
; 58 ; 57 ; -- ; GND* ; ; ; ; ;
; 59 ; 58 ; -- ; GND ; gnd ; ; ; ;
; 60 ; 59 ; -- ; GND* ; ; ; ; ;
; 61 ; 60 ; -- ; GND* ; ; ; ; ;
; 62 ; 61 ; -- ; +TCK ; input ; TTL ; ; N ;
; 63 ; 62 ; -- ; GND* ; ; ; ; ;
; 64 ; 63 ; -- ; GND* ; ; ; ; ;
; 65 ; 64 ; -- ; GND* ; ; ; ; ;
; 66 ; 65 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 67 ; 66 ; -- ; GND* ; ; ; ; ;
; 68 ; 67 ; -- ; GND* ; ; ; ; ;
; 69 ; 68 ; -- ; GND* ; ; ; ; ;
; 70 ; 69 ; -- ; GND* ; ; ; ; ;
; 71 ; 70 ; -- ; *TDO ; output ; TTL ; ; N ;
; 72 ; 71 ; -- ; GND ; gnd ; ; ; ;
; 73 ; 72 ; -- ; GND* ; ; ; ; ;
; 74 ; 73 ; -- ; GND* ; ; ; ; ;
; 75 ; 74 ; -- ; GND* ; ; ; ; ;
; 76 ; 75 ; -- ; GND* ; ; ; ; ;
; 77 ; 76 ; -- ; GND* ; ; ; ; ;
; 78 ; 77 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 79 ; 78 ; -- ; GND* ; ; ; ; ;
; 80 ; 79 ; -- ; GND* ; ; ; ; ;
; 81 ; 80 ; -- ; GND* ; ; ; ; ;
; 82 ; 81 ; -- ; GND ; gnd ; ; ; ;
; 83 ; 82 ; -- ; clk ; input ; TTL ; ; N ;
; 84 ; 83 ; -- ; GND+ ; ; ; ; ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
+--------------------------------------------------------------------------------------------------+
; I/O Standard ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL ; - ; 2 ; 0 ; 0 ; 2 ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
+--------------------------------------------------------------------+
; Dedicated Inputs I/O ;
+------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk ; 83 ; Input ; -- ; TTL ; - ; 0 mA ;
; clr ; 1 ; Input ; -- ; TTL ; - ; 0 mA ;
+------+-------+-------+-------+--------------+------------+---------+
+-----------------------------------------------+
; Output Pin Load For Reported TCO ;
+--------------+-------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+-------+------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; TTL ; 0 pF ; Not Available ;
+--------------+-------+------------------------+
+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |fenpin ; 4 ; 7 ; |fenpin ;
+----------------------------+------------+------+---------------------+
+---------------------------------------------------------------------------------------------+
; Control Signals ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+--------------+--------+----------------------+------------------+
; clk ; PIN_83 ; 4 ; Clock ; yes ; On ; -- ;
; clr ; PIN_1 ; 4 ; Clock enable ; no ; -- ; -- ;
; clr ; PIN_1 ; 4 ; Async. clear ; yes ; On ; -- ;
+------+----------+---------+--------------+--------+----------------------+------------------+
+---------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk ; PIN_83 ; 4 ; On ; -- ;
; clr ; PIN_1 ; 4 ; On ; -- ;
+------+----------+---------+----------------------+------------------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+------------+--------------------+
; Name ; Fan-Out ;
+------------+--------------------+
; tmp[0] ; 2 ;
; clout~reg0 ; 1 ;
; tmp[2] ; 1 ;
; tmp[1] ; 1 ;
+------------+--------------------+
+----------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+-----------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------+
; Output enables ; 0 / 6 ( 0 % ) ;
; PIA buffers ; 4 / 288 ( 1 % ) ;
; PIAs ; 4 / 288 ( 1 % ) ;
+----------------------------+-----------------+
+----------------------------------------------------------------------------+
; LAB External Interconnect ;
+----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 0.50) ; Number of LABs (Total = 1) ;
+----------------------------------------------+-----------------------------+
; 0 ; 7 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+----------------------------------------------+-----------------------------+
+----------------------------------------------------------------------+
; LAB Macrocells ;
+----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 0.50) ; Number of LABs (Total = 1) ;
+----------------------------------------+-----------------------------+
; 0 ; 7 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
+----------------------------------------+-----------------------------+
+--------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+--------------------------+----------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+--------------------------+----------------+
; A ; LC1 ; clk, clr ; tmp[1], tmp[2] ;
; A ; LC2 ; clk, clr, tmp[0] ; tmp[2] ;
; A ; LC4 ; clk, clr, tmp[1], tmp[0] ; clout~reg0 ;
; A ; LC3 ; clk, tmp[2], clr ; clout ;
+-----+------------+--------------------------+----------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 181 06/29/2004 SJ Full Version
Info: Processing started: Sun May 10 15:44:43 2009
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off fenpin -c fenpin
Info: Selected device EPM7128SLC84-15 for design fenpin
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Sun May 10 15:44:43 2009
Info: Elapsed time: 00:00:00
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