?? shift_register1.vhd
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-- 庫聲明
library IEEE;
use IEEE.STD_LOGIC_1164.all;
-- 實體聲明
entity shift_register1 is
-- 類屬參數
generic (
TOTAL_BIT : integer := 69 );
-- 端口
port (
clk : in std_logic;
reset_n : in std_logic;
din : in std_logic; --輸入信號
regs : out std_logic_vector(TOTAL_BIT-1 downto 0) --內部寄存器輸出
--dout : out std_logic
); --輸出信號
end shift_register1;
--}} End of automatically maintained section
-- 結構體
architecture shift_register1 of shift_register1 is
-- 內部寄存器序列
signal shift_regs : std_logic_vector(TOTAL_BIT-1 downto 0) := (others => '1');
begin
-- 寄存器輸出
regs <= shift_regs;
-- 主過程
main : process(reset_n, clk)
begin
-- 檢查復位信號
if reset_n = '0' then
shift_regs <= (others => '1');
-- 在時鐘上升沿動作
elsif rising_edge(clk) then
-- 高位到最低位都向次高位移一位
shift_regs(TOTAL_BIT-2 downto 0) <= shift_regs(TOTAL_BIT-1 downto 1);
-- 讀取輸入端口信號并且保存到寄存器序列的最高位
shift_regs(TOTAL_BIT-1) <= din;
end if;
end process;
end shift_register1;
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