PID算法在AVR單片機(jī)上的應(yīng)用，風(fēng)機(jī)的閉環(huán)控制
上傳時(shí)間： 2013-04-24
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近幾年來(lái)，OFDM(Orthogonal Frequency Division Multiplexing)技術(shù)引起了人們的廣泛注意，根據(jù)這項(xiàng)新技術(shù)，很多相關(guān)協(xié)議被提出來(lái)。其中WiMax(Wireless MetropolitanArea Networks)代表空中接口滿足IEEE 802.16標(biāo)準(zhǔn)的寬帶無(wú)線通信系統(tǒng)，IEEE標(biāo)準(zhǔn)在2004年定義了空中接口的物理層(PHY)，即802.16d協(xié)議。該協(xié)議規(guī)定數(shù)據(jù)傳輸采用突發(fā)模式，調(diào)制方式采用OFDM技術(shù)，傳輸速率較高且實(shí)現(xiàn)方便、成本低廉，已經(jīng)成為首先推廣應(yīng)用的商業(yè)化標(biāo)準(zhǔn)。 本文主要對(duì)IEEE802.16d OFDM系統(tǒng)物理層進(jìn)行研究，并在XILINX公司的Virtexpro II芯片上實(shí)現(xiàn)了基帶算法。 首先討論了OFDM基本原理及其關(guān)鍵技術(shù)。根據(jù)IEEE802.16d OFDM系統(tǒng)的物理層發(fā)送端流程搭建了基帶仿真鏈路，利用MATLAB/SIMULINK仿真了OFDM系統(tǒng)在有無(wú)循環(huán)前綴(CP)、多徑數(shù)目不同等情況下的性能變化。由于同步算法和信道估計(jì)算法計(jì)算量都很大，為了找到適合采用FPGA實(shí)現(xiàn)的算法，分析了同步誤差和不同信道估計(jì)算法對(duì)接收信號(hào)的影響，并結(jié)合計(jì)算量的大小提出了一種新的聯(lián)合同步算法，以及得出了LS信道估計(jì)算法最適合802.16d系統(tǒng)的結(jié)論。 其次，完成了基帶發(fā)射機(jī)和接收機(jī)的FPGA硬件電路實(shí)現(xiàn)。為了使系統(tǒng)的時(shí)鐘頻率更高，采用了流水線的結(jié)構(gòu)。設(shè)計(jì)中采用編寫Verilog程序和使用IP核相結(jié)合的辦法，實(shí)現(xiàn)了新的聯(lián)合同步算法，并且通過(guò)簡(jiǎn)化結(jié)構(gòu)，避免了信道估計(jì)算法中的繁瑣除法。利用ISE9. 2i和Modelsim6.Oc軟件平臺(tái)對(duì)程序進(jìn)行設(shè)計(jì)、綜合和仿真，并將仿真結(jié)果和MATLAB軟件計(jì)算結(jié)果相對(duì)比。結(jié)果表明，采用16位數(shù)據(jù)總線可達(dá)到理想的精度。 最后，采用串口通信的方式對(duì)基帶系統(tǒng)進(jìn)行了驗(yàn)證。通過(guò)串口通信從功能上表明該系統(tǒng)確實(shí)可行。 關(guān)鍵詞：IEEE802. 16d； OFDM； 同步；信道估計(jì)；基帶系統(tǒng)
上傳時(shí)間： 2013-07-31
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Linux內(nèi)核在S3C2440上移植的方法
標(biāo)簽： S3C2440 Linux 內(nèi)核
上傳時(shí)間： 2013-07-12
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通信與信息技術(shù)行業(yè)飛速發(fā)展，已成為我國(guó)支柱產(chǎn)業(yè)之一。隨著該行業(yè)的迅速發(fā)展，社會(huì)對(duì)具備實(shí)際動(dòng)手能力人才的需求也不斷增加，高校通信教學(xué)改革勢(shì)在必行。在最初的通信原理實(shí)驗(yàn)設(shè)備中每個(gè)實(shí)驗(yàn)獨(dú)立占用一塊硬件資源，隨著EDA技術(shù)的發(fā)展，實(shí)驗(yàn)設(shè)備廠商將CPLD/FPGA技術(shù)作為獨(dú)立的一項(xiàng)實(shí)驗(yàn)內(nèi)容，加入到通信原理實(shí)驗(yàn)設(shè)備中。FPGA技術(shù)具備集成度高、速度快和現(xiàn)場(chǎng)可編程的優(yōu)勢(shì)，適合高集成度和高速的時(shí)序運(yùn)算。本文總結(jié)現(xiàn)有通信原理實(shí)驗(yàn)設(shè)備的優(yōu)缺點(diǎn)，采用FPGA技術(shù)設(shè)計(jì)出集驗(yàn)證性和設(shè)計(jì)性于一體，具備較高的綜合性和系統(tǒng)性的通信原理實(shí)驗(yàn)系統(tǒng)。 本系統(tǒng)提供了一個(gè)開(kāi)放性的硬件、軟件平臺(tái)，從培養(yǎng)學(xué)生實(shí)際動(dòng)手能力出發(fā)，利用FPGA在通用的硬件上實(shí)現(xiàn)所有實(shí)驗(yàn)內(nèi)容。學(xué)生在本系統(tǒng)上除了能完成已固化的實(shí)驗(yàn)內(nèi)容，還可以實(shí)現(xiàn)電子設(shè)計(jì)開(kāi)發(fā)和驗(yàn)證。這對(duì)培養(yǎng)學(xué)生的實(shí)踐能力大有裨益。 本文結(jié)合數(shù)字通信系統(tǒng)基本模型，把基于FPGA的通信原理實(shí)驗(yàn)系統(tǒng)劃分為信號(hào)源模塊、發(fā)送端模塊、信道仿真模塊、接收端模塊和同步模塊幾部分。其中，模擬信號(hào)源采用DDS技術(shù)，能夠生成非常高的頻率精度，可作為任意波形發(fā)生器。發(fā)送端和接收端模塊結(jié)合到一起組成多體制調(diào)制解調(diào)器，形成多頻段、多波形的軟件無(wú)線電系統(tǒng)。載波同步采用全數(shù)字COSTAS環(huán)提取技術(shù)，具備良好的載波跟蹤特性，利用對(duì)載波相位不敏感 的Gardner算法跟蹤位同步信號(hào)。 本文首先介紹了通信原理實(shí)驗(yàn)系統(tǒng)的研究現(xiàn)狀和意義；然后根據(jù)通信系統(tǒng)模型從《通信原理》各個(gè)章節(jié)中提煉出各模塊的實(shí)驗(yàn)內(nèi)容，分別列出各實(shí)驗(yàn)的數(shù)字化實(shí)現(xiàn)模型；繼而根據(jù)各模塊資源需求選取合適FPGA芯片，并給出硬件設(shè)計(jì)方案；最后，給出各模塊在FPGA上具體實(shí)現(xiàn)過(guò)程、系統(tǒng)測(cè)試結(jié)果及分析。測(cè)試和實(shí)際運(yùn)行結(jié)果表明設(shè)計(jì)方法正確，且功能和技術(shù)指標(biāo)滿足設(shè)計(jì)要求。 關(guān)鍵詞：通信原理，實(shí)驗(yàn)系統(tǒng)，F(xiàn)PGA，DDS，多體制調(diào)制解調(diào)，全數(shù)字COSTAS環(huán)，位同步
標(biāo)簽： FPGA 通信原理 實(shí)驗(yàn)系統(tǒng)
上傳時(shí)間： 2013-07-07
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現(xiàn)代的計(jì)算機(jī)追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無(wú)論從物理性能，還是從電氣性能來(lái)看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無(wú)法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c(diǎn)，得到各行業(yè)越來(lái)越多的支持。 目前市場(chǎng)上的SATA IP CORE都是面向IC設(shè)計(jì)的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實(shí)現(xiàn)SATAⅡ協(xié)議，對(duì)SATA技術(shù)的推廣、國(guó)內(nèi)邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實(shí)現(xiàn)劃分成物理層、鏈路層、傳輸層和應(yīng)用層四個(gè)模塊。提出了物理層串行收/發(fā)器設(shè)計(jì)以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機(jī)的設(shè)計(jì)。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴(kuò)大數(shù)據(jù)處理位寬的方法，設(shè)計(jì)完成了鏈路層的16b/20b編碼模塊，同時(shí)為提高數(shù)據(jù)傳輸可靠性和信號(hào)的穩(wěn)定性，分別實(shí)現(xiàn)了鏈路層CRC校驗(yàn)?zāi)K和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎(chǔ)上，給出了作為傳輸層核心的狀態(tài)機(jī)的設(shè)計(jì)，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過(guò)程。完成了命令層協(xié)議狀態(tài)機(jī)的設(shè)計(jì)，并實(shí)現(xiàn)了SATAⅡ新增功能NCQ技術(shù)，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設(shè)計(jì)應(yīng)用更加廣泛，設(shè)計(jì)了基于AHB總線的用戶接口。 本設(shè)計(jì)采用Verilog HDL語(yǔ)言對(duì)需要實(shí)現(xiàn)的電路進(jìn)行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設(shè)計(jì)的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時(shí)間： 2013-06-16
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在現(xiàn)代電子系統(tǒng)中，數(shù)字化已經(jīng)成為發(fā)展的必然趨勢(shì)，接收機(jī)數(shù)字化是電子系統(tǒng)數(shù)字化中的一項(xiàng)重要內(nèi)容，對(duì)數(shù)字化接收機(jī)的研究具有重要的意義。隨著數(shù)字化理論和微電子技術(shù)的迅速發(fā)展，高速的中頻數(shù)字化接收機(jī)的實(shí)現(xiàn)已經(jīng)成為可能。本文研究了一種基于FPGA的軟件無(wú)線電數(shù)字接收平臺(tái)的設(shè)計(jì)，并著重研究了其中數(shù)字中頻處理單元的設(shè)計(jì)和實(shí)現(xiàn)。FPGA器件具有設(shè)計(jì)靈活、開(kāi)發(fā)周期短和開(kāi)發(fā)成本低等優(yōu)點(diǎn)，所以廣泛應(yīng)用于各種通信系統(tǒng)中。相比于傳統(tǒng)的DSP串行結(jié)構(gòu)，F(xiàn)PGA能夠進(jìn)行流水線性設(shè)計(jì)，對(duì)數(shù)據(jù)進(jìn)行并行處理，所以FPGA在進(jìn)行數(shù)據(jù)量大，要求實(shí)時(shí)處理的系統(tǒng)設(shè)計(jì)時(shí)有很大的優(yōu)勢(shì)。 本文首先首先分析了軟件無(wú)線電當(dāng)前的發(fā)展趨勢(shì)及技術(shù)現(xiàn)狀，針對(duì)存在的處理速度跟不上的DSP瓶頸問(wèn)題，提出了中頻軟件無(wú)線電的FPGA實(shí)現(xiàn)方案。本文以FPGA實(shí)現(xiàn)為重點(diǎn)，在深入分析軟件無(wú)線電相關(guān)理論的基礎(chǔ)上，著重研究和完成了中頻軟件無(wú)線電數(shù)字接收平臺(tái)兩大模塊的FPGA實(shí)現(xiàn)：數(shù)字下變頻相關(guān)模塊和數(shù)字調(diào)制解調(diào)模塊。其中，在深入研究數(shù)字下變頻實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，首先對(duì)數(shù)字下變頻模塊的數(shù)控振蕩器(NCO)采用了直接頻率合成技術(shù)(DDS)實(shí)現(xiàn)，其頻率分辨率高，靈活，易于實(shí)現(xiàn)；高效抽取濾波器組由積分梳狀濾波器(CIC)，半帶濾波器(HB)，F(xiàn)IR濾波器組成。對(duì)積分梳狀濾波器(CIC)本文采用了Hogenaur“剪除”理論對(duì)內(nèi)部寄存器的位寬進(jìn)行改進(jìn)，極大地節(jié)約了資源，提高了運(yùn)行速率。對(duì)FIR濾波器和半帶濾波器采用了(DA)分布式算法，它的運(yùn)行速度只與數(shù)據(jù)的寬度有關(guān)，只有加減法運(yùn)算和二進(jìn)制除法，既縮減了系統(tǒng)資源又大大節(jié)省了運(yùn)算時(shí)間，實(shí)現(xiàn)了高效的實(shí)時(shí)處理。對(duì)數(shù)字調(diào)制解調(diào)模塊，重點(diǎn)研究和完成了2ASK和2FSK的調(diào)制解調(diào)的FPGA實(shí)現(xiàn)，模塊有很好的通用性，能方便地移植到其它的系統(tǒng)中。在文章的最后還對(duì)整個(gè)系統(tǒng)進(jìn)行了Matlab仿真，驗(yàn)證了系統(tǒng)設(shè)計(jì)思想的正確性。在系統(tǒng)各個(gè)關(guān)鍵模塊的設(shè)計(jì)過(guò)程中，都是先依據(jù)一定的設(shè)計(jì)指標(biāo)進(jìn)行verilog編程，然后再在Quartus軟件中編譯，時(shí)序仿真測(cè)試，并與Matlab仿真結(jié)果進(jìn)行對(duì)比，驗(yàn)證設(shè)計(jì)的正確性。
標(biāo)簽： FPGA 軟件無(wú)線電 數(shù)字接收機(jī)
上傳時(shí)間： 2013-05-18
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作為電子類專業(yè)學(xué)生，實(shí)驗(yàn)是提高學(xué)生對(duì)所學(xué)知識(shí)的印象以及發(fā)現(xiàn)問(wèn)題和解決問(wèn)題的能力，增加學(xué)生動(dòng)手能力的必須環(huán)節(jié)。本設(shè)計(jì)的目的就是開(kāi)發(fā)一套滿足學(xué)生實(shí)驗(yàn)需求的信號(hào)源，基于此目的本信號(hào)源并不需要突出的性能，但經(jīng)濟(jì)上要求低成本，同時(shí)要求操作簡(jiǎn)單，能夠輸出多種波形，并且利于學(xué)生在此平臺(tái)上認(rèn)識(shí)信號(hào)源原理，同時(shí)方便在此平臺(tái)上進(jìn)行拓展開(kāi)發(fā)。 設(shè)計(jì)中運(yùn)用虛擬儀器技術(shù)將計(jì)算機(jī)屏幕作為儀器面板，采用EPP接口，同時(shí)在FPGA上開(kāi)發(fā)控制電路，為后續(xù)開(kāi)發(fā)留下了空間，同時(shí)節(jié)省了成本。本設(shè)計(jì)采用地址線16位，數(shù)據(jù)線12位的靜態(tài)RAM作為信號(hào)源的波形存儲(chǔ)器，后端采用兩種濾波類型對(duì)需要濾波的信號(hào)進(jìn)行濾波。啟動(dòng)信號(hào)時(shí)軟件需要先將波形數(shù)據(jù)預(yù)存在存儲(chǔ)器中便于調(diào)用，最后得到的結(jié)果基本滿足教學(xué)實(shí)驗(yàn)的需求。 本文結(jié)構(gòu)上首先介紹了直接采用DDS芯片制作信號(hào)源的利弊，及作者采用這種設(shè)計(jì)的初衷，然后介紹了信號(hào)源的整體結(jié)構(gòu)，總體模塊。以下章節(jié)首先介紹FPGA內(nèi)部設(shè)計(jì)，包括總體結(jié)構(gòu)和幾大部分模塊，包括：時(shí)鐘產(chǎn)生電路，相位累加器，數(shù)據(jù)輸入控制電路，濾波器控制電路，信號(hào)源啟動(dòng)控制電路。 然后介紹了其他模塊的設(shè)計(jì)，包括存儲(chǔ)器選擇，幅度控制電路的設(shè)計(jì)以及濾波器電路的設(shè)計(jì)，本設(shè)計(jì)的幅度控制采用兩級(jí)DA級(jí)聯(lián)，以及后端電阻分壓網(wǎng)絡(luò)調(diào)節(jié)的方式進(jìn)行設(shè)計(jì)，提高了幅度調(diào)節(jié)的范圍。對(duì)于濾波器的設(shè)計(jì)，依據(jù)不同的信號(hào)頻率，分成了4個(gè)部分，對(duì)于500K以下的信號(hào)采用的是二階巴特沃斯有源低通濾波，對(duì)于500K以上至5M以下信號(hào)采用的五階RC低通濾波器。 在軟件設(shè)計(jì)部分，分成兩個(gè)部分，對(duì)于底層驅(qū)動(dòng)程序采用以Labwindows/CVI為平臺(tái)進(jìn)行開(kāi)發(fā)，利用其編譯和執(zhí)行速度快，并且和LabVIEW能夠很好連接的特性。對(duì)于上層控制軟件，采用以LabVIEW為平臺(tái)進(jìn)行開(kāi)發(fā)，充分利用其圖化設(shè)計(jì)，易于擴(kuò)展。 論文最后對(duì)所做工作進(jìn)行了總結(jié)，提出了進(jìn)一步改進(jìn)的方向。
上傳時(shí)間： 2013-04-24
上傳用戶：afeiafei309
自20世紀(jì)90年代以來(lái)，隨著計(jì)算機(jī)技術(shù)、超大規(guī)模集成電路技術(shù)和通信及網(wǎng)絡(luò)技術(shù)的發(fā)展，微機(jī)保護(hù)和測(cè)控裝置的性能得到大幅提升，以此為基礎(chǔ)的變電站自動(dòng)化系統(tǒng)在我國(guó)的電力系統(tǒng)中得到長(zhǎng)足的發(fā)展和廣泛的應(yīng)用。 @@ 為增加產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力，電力系統(tǒng)二次設(shè)備生產(chǎn)廠商緊跟市場(chǎng)需求，將各種具有高性價(jià)比的新型處理器芯片和外圍芯片大量應(yīng)用到變電站自動(dòng)化系統(tǒng)的保護(hù)、測(cè)控裝置上，如32位CPU、數(shù)字信號(hào)處理芯片DSP、高速高精度A/D轉(zhuǎn)換芯片、大容量Flash存儲(chǔ)芯片、可編程邏輯器件CPLD、FPGA等。這些功能強(qiáng)大的器件的應(yīng)用使保護(hù)測(cè)控裝置在外形上趨于小型化集成化，而在功能上則較以前有顯著提升。同時(shí)，各種成熟的商用嵌入式實(shí)時(shí)操作系統(tǒng)的采用使處理器的性能得到充分發(fā)揮，裝置通信、數(shù)據(jù)存儲(chǔ)及處理能力更強(qiáng)，性能大幅提高，程序移植升級(jí)更加方便快捷。 @@ 本論文以現(xiàn)階段國(guó)內(nèi)外變電站自動(dòng)化系統(tǒng)測(cè)控技術(shù)為參考，根據(jù)變電站自動(dòng)化系統(tǒng)的發(fā)展趨勢(shì)和要求，研究一種基于ARM和FPGA技術(shù)并采用嵌入式實(shí)時(shí)操作系統(tǒng)的高性能測(cè)控裝置，并給出硬軟件設(shè)計(jì)。 @@ 裝置硬件采用模塊化設(shè)計(jì)，按照測(cè)控裝置基本功能設(shè)計(jì)插件板。分為主CPU插件、交流采樣插件、遙信采集插件、遙控出口插件、直流采樣及輸出插件。除主CPU插件，其他插件的數(shù)量可以根據(jù)需要任意增減，滿足不同用戶的需求。 @@ 裝置主CPU采用目前先進(jìn)的基于ARM技術(shù)的微處理器AT91RM9200，通過(guò)數(shù)據(jù)、地址總線和其他插件板連接，構(gòu)成裝置的整個(gè)系統(tǒng)。交流采樣插件采用FPGA技術(shù)，利用ALTERA公司的FPGA芯片EP1K10實(shí)現(xiàn)交流采樣的控制，降低了CPU的負(fù)擔(dān)。 @@ 軟件采用Vxworks嵌入式實(shí)時(shí)操作系統(tǒng)，增加了系統(tǒng)的性能。以任務(wù)來(lái)管理不同的軟件功能模塊，利于裝置軟件的并行開(kāi)發(fā)和維護(hù)。 @@關(guān)鍵詞：測(cè)控裝置；嵌入式實(shí)時(shí)操作系統(tǒng)；ARM；現(xiàn)場(chǎng)可編程門陣列
上傳時(shí)間： 2013-04-24
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隨著計(jì)算機(jī)和自動(dòng)化測(cè)量技術(shù)的日益發(fā)展，測(cè)量?jī)x器和計(jì)算機(jī)的關(guān)系日益密切。計(jì)算機(jī)的很多成果很快就應(yīng)用到測(cè)量和儀器領(lǐng)域，與計(jì)算機(jī)相結(jié)合已經(jīng)成為測(cè)量?jī)x器和自動(dòng)測(cè)試系統(tǒng)發(fā)展的必然趨勢(shì)。高度集成的現(xiàn)場(chǎng)可編程門陣列（FPGA）是超大規(guī)模集成電路和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)發(fā)展的結(jié)果，由于FPGA器件具備集成度高、體積小、可以利用基于計(jì)算機(jī)的開(kāi)發(fā)平臺(tái)，用編寫軟件的方法來(lái)實(shí)現(xiàn)專門硬件的功能等優(yōu)點(diǎn)，大大推動(dòng)了數(shù)字系統(tǒng)設(shè)計(jì)的單片化、自動(dòng)化，縮短了單片數(shù)字系統(tǒng)的設(shè)計(jì)周期、提高了設(shè)計(jì)的靈活性和可靠性。 本文研究基于網(wǎng)絡(luò)的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)問(wèn)題。論文完成了以FPGA結(jié)構(gòu)為系統(tǒng)硬件平臺(tái)，uClinux為核心的系統(tǒng)的軟件平臺(tái)設(shè)計(jì)，進(jìn)行信號(hào)的采集和遠(yuǎn)程網(wǎng)絡(luò)監(jiān)測(cè)的功能。 論文從軟硬件兩方面入手，闡述了基于FPGA器件進(jìn)行數(shù)據(jù)采集的硬件系統(tǒng)設(shè)計(jì)方法，以及基于uClinux操作系統(tǒng)的設(shè)備驅(qū)動(dòng)程序設(shè)計(jì)和應(yīng)用程序設(shè)計(jì)。 硬件方面，F(xiàn)PGA采用Xilinx公司Spartan系列的XC3S500芯片，用verilog HDL硬件描述語(yǔ)言在Xilinx公司提供的ISE輔助設(shè)計(jì)軟件中實(shí)現(xiàn)FPGA編程。將微處理器MicroBlaze、數(shù)據(jù)存儲(chǔ)器、程序存儲(chǔ)器、以太網(wǎng)控制器、數(shù)模轉(zhuǎn)換控制器等數(shù)字邏輯電路通過(guò)CoreConnect技術(shù)用OPB總線集成在同一個(gè)FPGA內(nèi)部，形成一個(gè)可編程的片上系統(tǒng)（SOPC）。采用基于FPGA的SOPC設(shè)計(jì)的突出優(yōu)點(diǎn)是不必更換芯片就可以實(shí)現(xiàn)設(shè)計(jì)的改進(jìn)和升級(jí)，同時(shí)也可以降低成本和提高可靠性。 軟件方面，為了更好更有效地管理和拓展系統(tǒng)功能，移植了uClinux到MicroBlaze軟處理器上，設(shè)計(jì)實(shí)現(xiàn)了平臺(tái)上的ADC設(shè)備驅(qū)動(dòng)程序和數(shù)據(jù)采集應(yīng)用程序。并通過(guò)修訂內(nèi)核，實(shí)現(xiàn)了利用以太網(wǎng)TCP/IP協(xié)議來(lái)訪問(wèn)數(shù)據(jù)采集程序獲得的數(shù)據(jù)。
標(biāo)簽： FPGA 以太網(wǎng) 數(shù)據(jù)采集系統(tǒng)
上傳時(shí)間： 2013-05-23
上傳用戶：晴天666
人臉自動(dòng)識(shí)別技術(shù)是模式識(shí)別、圖像處理等學(xué)科的一個(gè)最熱門研究課題之一。隨著社會(huì)的發(fā)展,各方面對(duì)快速有效的自動(dòng)身份驗(yàn)證的要求日益迫切，而人臉識(shí)別技術(shù)作為各種生物識(shí)別技術(shù)中最重要的方法之一，已經(jīng)越來(lái)越多的受到重視。對(duì)于具有實(shí)時(shí)，快捷，低誤識(shí)率的高性能算法以及對(duì)算法硬件加速的研究也逐漸展開(kāi)。 本文詳細(xì)分析了智能人臉識(shí)別算法原理，發(fā)展概況和前景，包括人臉檢測(cè)算法，人眼定位算法，預(yù)處理算法，PCA和ICA 算法，詳細(xì)分析了項(xiàng)目情況，系統(tǒng)劃分，軟硬件平臺(tái)的資源和使用。并在ISE軟件平臺(tái)上，用硬件描述語(yǔ)言(verilog HDL)對(duì)算法部分嚴(yán)格按照FPGA代碼風(fēng)格進(jìn)行了RTL 硬件建模，并對(duì)C++算法進(jìn)行了優(yōu)化處理，通過(guò)仿真與軟件算法結(jié)果進(jìn)行比對(duì)，評(píng)估誤差，最后在VirtexII Pro FPGA 上進(jìn)行了綜合實(shí)現(xiàn)。 主要研究?jī)?nèi)容如下： 首先，對(duì)硬件平臺(tái)xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進(jìn)行了描述和研究，對(duì)存儲(chǔ)器sdram,RS-232 串口，JTAG 進(jìn)行了研究和調(diào)試，對(duì)Coreconnect的OPB總線仲裁機(jī)理進(jìn)行了兩種算法的比較，RTL 設(shè)計(jì)，仿真和綜合。利用ISE和VC++軟件平臺(tái)，對(duì)verilog和C++算法進(jìn)行同步比較測(cè)試，使每步算法對(duì)應(yīng)正確的結(jié)果。對(duì)軟硬件平臺(tái)的合理使用使得在項(xiàng)目中能盡可能多的充分利用硬件資源，制板時(shí)正確選型，以及加快設(shè)計(jì)和調(diào)試進(jìn)度。其次，對(duì)人臉識(shí)別算法流程中的人臉檢測(cè)，人眼定位，預(yù)處理，識(shí)別算法分別進(jìn)行了比較研究，選取其中各自性能最好的一種算法對(duì)其原理進(jìn)行了分析討論。人臉檢測(cè)采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因?yàn)樗哂锌焖伲瑴?zhǔn)確，弱時(shí)實(shí)的特點(diǎn)。預(yù)處理算法采用直方圖均衡加平滑的算法，簡(jiǎn)單，高效。 識(shí)別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對(duì)人臉識(shí)別的影響。 最后，使用Verilog HDL 硬件描述語(yǔ)言進(jìn)行算法的RTL 建模，在C++算法的基礎(chǔ)上，保證原來(lái)效果的前提下，根據(jù)FPGA 硬件特點(diǎn)對(duì)算法進(jìn)行了優(yōu)化。視頻輸入輸出是人臉識(shí)別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預(yù)處理算法在C++算法的基礎(chǔ)上進(jìn)行了優(yōu)化，最大的減少了運(yùn)算量，提高了運(yùn)算速度，16 位計(jì)算器模塊使得在算法實(shí)現(xiàn)時(shí)可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設(shè)計(jì)的模塊之間選擇性能更好的一個(gè)來(lái)調(diào)用，F(xiàn)IFO的設(shè)計(jì)提供同步和異步時(shí)鐘域的數(shù)據(jù)緩存。設(shè)計(jì)在ISE和VC++軟件平臺(tái)同時(shí)進(jìn)行，隨時(shí)對(duì)verilog和C++數(shù)據(jù)進(jìn)行監(jiān)測(cè)和比對(duì)。全部設(shè)計(jì)模塊通過(guò)仿真，達(dá)到預(yù)定的性能要求，并在FPGA 上綜合實(shí)現(xiàn)。
上傳時(shí)間： 2013-07-13
上傳用戶：李夢(mèng)晗
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