最新采用瑞昱RTL8111H芯片的千兆PCIe網(wǎng)卡電路原理圖
標(biāo)簽： rtl8111h PCIe 千兆網(wǎng)卡
上傳時(shí)間： 2022-04-18
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國內(nèi)市場占比較大的Realtek瑞昱RTL8111E/RT8111F RTL8105E千兆網(wǎng)卡參考電路圖
標(biāo)簽： rtl8111e rt8111f rtl8105e 千兆網(wǎng)卡
上傳時(shí)間： 2022-04-18
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該文檔為基于FPGA的千兆以太網(wǎng)的設(shè)計(jì)總結(jié)文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-04-25
上傳用戶：XuVshu
千兆網(wǎng)絡(luò)接口數(shù)據(jù)手冊.
標(biāo)簽： 網(wǎng)絡(luò)接口
上傳時(shí)間： 2022-05-12
上傳用戶：bluedrops
本實(shí)驗(yàn)將實(shí)現(xiàn) FPGA 芯片和 PC 之間進(jìn)行千兆以太網(wǎng)數(shù)據(jù)通信, 通信協(xié)議采用 Ethernet UDP 通信協(xié)議。 FPGA 通過 GMII 總線和開發(fā)板上的 Gigabit PHY 芯片通信, Gigabit PHY芯片把數(shù)據(jù)通過網(wǎng)線發(fā)給 PC
上傳時(shí)間： 2022-06-03
上傳用戶：得之我幸78
具備GMII接口和ARP協(xié)議功能的千兆以太網(wǎng)控制器
標(biāo)簽： 接口 以太網(wǎng)控制器
上傳時(shí)間： 2022-06-24
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1.深入研究PCIe和千兆以太網(wǎng)，了解PCIe和千兆以太網(wǎng)的技術(shù)優(yōu)勢，具體分析PCle和千兆以太網(wǎng)的傳輸協(xié)議，詳細(xì)說明PCleTLP數(shù)據(jù)包格式和以太網(wǎng)標(biāo)2.完成PCIe DMA數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)。設(shè)計(jì)方案主要包括兩大部分，分別是FPGA端Verilog邏輯模塊開發(fā)以及PC端的驅(qū)動(dòng)和C應(yīng)用程序開發(fā)。FPGA端基于PCle IP Core完成了發(fā)送接收引擎模塊、寄存器讀寫控制模塊和FIFO讀寫控制模塊的設(shè)計(jì)。定義了相應(yīng)模塊的接口，并分析了數(shù)據(jù)傳輸?shù)臅r(shí)序。PC端采用WinDriver進(jìn)行PCle的驅(qū)動(dòng)開發(fā)，并根據(jù)WinDriver提供的驅(qū)動(dòng)API函數(shù)完成C應(yīng)用程序的設(shè)計(jì)。3.完成千兆以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)。設(shè)計(jì)方案也主要包括兩大部分，分別是FPGA端Verilog邏輯模塊開發(fā)以及PC端Winpcap應(yīng)用程序開發(fā)。FPGA端基于嵌入式三態(tài)以太網(wǎng)MACIPCore，設(shè)計(jì)了發(fā)送接收引擎模塊、FIFO讀寫控制模塊和物理接口模塊。定義了相應(yīng)模塊的接口，并分析了數(shù)據(jù)傳輸經(jīng)過Locallink接口和Client用戶接口上的傳輸時(shí)序。PC端采用Winpcap提供的網(wǎng)絡(luò)編程完成了C應(yīng)用程序的設(shè)計(jì)，實(shí)現(xiàn)了捕獲FPGA端發(fā)送的數(shù)據(jù)包以及發(fā)送原始數(shù)據(jù)包至FPGA端的功能。4.PCIe DMA數(shù)據(jù)傳輸系統(tǒng)和千兆以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)在Xilinx ML507開發(fā)板上進(jìn)行了性能測試。記錄FPGA與PC間進(jìn)行讀寫測試的結(jié)果，驗(yàn)證這兩個(gè)系統(tǒng)的可用性和穩(wěn)定性，最后分析了影響系統(tǒng)傳輸速率的原因以及系統(tǒng)目前仍存在的不足。
標(biāo)簽： fpga pc pcie 以太網(wǎng) 通信
上傳時(shí)間： 2022-07-11
上傳用戶：xsr1983
用RTL8367RB打造的五口全千兆交換機(jī)（PCB）
標(biāo)簽： rtl8367rb 交換機(jī) pcb
上傳時(shí)間： 2022-07-29
上傳用戶：qingfengchizhu
pcie基本概念及其工作原理介紹：PCI Express®（或稱PCIe®），是一項(xiàng)高性能、高帶寬，此標(biāo)準(zhǔn)由互連外圍設(shè)備專業(yè)組（PCI-SIG）制 訂，用于替代PCI、PCI Extended (PCI-X)等基于總線的通訊體系架構(gòu)以及圖形加速端口（AGP）。 轉(zhuǎn)向PCIe主要是為了實(shí)現(xiàn)顯著增強(qiáng)系統(tǒng)吞吐量、擴(kuò)容性和靈活性的目標(biāo)，同時(shí)還要降低制造成本，而這 些都是基于總線的傳統(tǒng)互連標(biāo)準(zhǔn)所達(dá)不到的。PCI Express標(biāo)準(zhǔn)在設(shè)計(jì)時(shí)著眼于未來，并且能夠繼續(xù)演 進(jìn)，從而為系統(tǒng)提供更大的吞吐量。第一代PCIe規(guī)定的吞吐量是每秒2.5千兆比特（Gbps），第二代規(guī) 定的吞吐量是5.0 Gbps，而最近公布PCIe 3.0標(biāo)準(zhǔn)已經(jīng)支持8.0 Gbps的吞吐量。在PCIe標(biāo)準(zhǔn)繼續(xù)充分利 用最新技術(shù)來提供不斷加大的吞吐量的同時(shí)，采用分層協(xié)議也便于PCI向PCIe的演進(jìn)，并保持了與現(xiàn)有 PCI應(yīng)用的驅(qū)動(dòng)程序軟件兼容性。 雖然最初的目標(biāo)是計(jì)算機(jī)擴(kuò)展卡以及圖形卡，但PCIe目前也廣泛適用于涵蓋更廣的應(yīng)用門類，包括網(wǎng)絡(luò) 組建、通信、存儲、工業(yè)電子設(shè)備和消費(fèi)類電子產(chǎn)品。 本白皮書的目的在于幫助讀者進(jìn)一步了解PCI Express以及成功PCIe成功應(yīng)用。 PCI Express基本工作原理 拓?fù)浣Y(jié)構(gòu) 本節(jié)介紹了PCIe協(xié)議的基本工作原理以及當(dāng)今系統(tǒng)中實(shí)現(xiàn)和支持PCIe協(xié)議所需要的各個(gè)組成部分。本節(jié) 的目標(biāo)在于提供PCIe的相關(guān)工作知識，并未涉及到PCIe協(xié)議的具體復(fù)雜性。 PCIe的優(yōu)勢就在于降低了復(fù)雜度所帶來的成本。PCIe屬于一種基于數(shù)據(jù)包的串行連接協(xié)議，它的復(fù)雜度 估計(jì)在PCI并行總線的10倍以上。之所以有這樣的復(fù)雜度，部分是由于對以千兆級的速度進(jìn)行并行至串 行的數(shù)據(jù)轉(zhuǎn)換的需要，部分是由于向基于數(shù)據(jù)包實(shí)現(xiàn)方案的轉(zhuǎn)移。 PCIe保留了PCI的基本載入-存儲體系架構(gòu)，包括支持以前由PCI-X標(biāo)準(zhǔn)加入的分割事務(wù)處理特性。此 外，PCIe引入了一系列低階消息傳遞基元來管理鏈路（例如鏈路級流量控制），以仿真?zhèn)鹘y(tǒng)并行總線的 邊帶信號，并用于提供更高水平的健壯性和功能性。此規(guī)格定義了許多既支持當(dāng)今需要又支持未來擴(kuò)展 的特性，同時(shí)還保持了與PCI軟件驅(qū)動(dòng)程序的兼容性。PCI Express的先進(jìn)特性包括：自主功率管理； 先進(jìn)錯(cuò)誤報(bào)告；通過端對端循環(huán)冗余校驗(yàn)（ECRC）實(shí)現(xiàn)的端對端可靠性，支持熱插拔；以及服務(wù)質(zhì)量（QoS）流量分級。
標(biāo)簽： pcie_cn pcie 基本概念 工作原理
上傳時(shí)間： 2013-11-29
上傳用戶：zw380105939
隨著 Internet日益廣泛的應(yīng)用，其規(guī)模也越來越大，通信流量也迅速增長，這就迫使其傳輸平臺向更高的通信帶寬方向發(fā)展，因此，建設(shè)高速度，高寬帶的骨干網(wǎng)就顯得十分必要合理高效的路由選擇方式不僅可以保障全網(wǎng)的正常運(yùn)行，還能夠提高網(wǎng)絡(luò)的接通率，而將 Internet網(wǎng)的接通率提高，既可以盡量避免交換機(jī)不堪重負(fù)甚至崩潰的情況，又能降低網(wǎng)絡(luò)的運(yùn)營成本。提高網(wǎng)絡(luò)的接通率相當(dāng)大的程度上依賴于路由選擇策略的改變，因此，TCP/IP網(wǎng)的動(dòng)態(tài)路由選擇問題變得越來越重要。螞蟻算法能夠有效地選擇一條最優(yōu)路徑，但忽視了實(shí)際網(wǎng)絡(luò)中的另外一個(gè)問題：最優(yōu)路徑一旦形成，所有的數(shù)據(jù)都從最優(yōu)路徑傳輸，這樣一來，處于該路徑上的路由器，尤其是在骨干網(wǎng)絡(luò)中心節(jié)點(diǎn)（即多條路徑交匯處）的路由器將承受巨大的數(shù)據(jù)傳輸量，因而很容易造成“瓶頸”現(xiàn)象目前采用的一個(gè)辦法是在骨干網(wǎng)絡(luò)中心節(jié)點(diǎn)處設(shè)置交換容量達(dá)到或超過千兆比特級的，具有高密度高速端口的核心路由器來擴(kuò)展帶寬和提高數(shù)據(jù)傳送速度以達(dá)到解決骨干網(wǎng)絡(luò)中心節(jié)點(diǎn)處的數(shù)據(jù)擁塞的目的，但這樣大大提高了網(wǎng)絡(luò)成本，并且無法解決最優(yōu)路徑上非核心路由器（又名接入路由器）上的數(shù)據(jù)擁塞問題。根據(jù)上述問題，本文提出一種對螞蟻算法的改進(jìn)方法一基于核心路由器的螞蟻算法：在骨干網(wǎng)絡(luò)的各核心路由器上相互發(fā)送螞蟻尋找各核心路由器之間的最優(yōu)路徑，這樣可比傳統(tǒng)螞蟻算法通過讓“螞蟻”周游整個(gè)網(wǎng)絡(luò)后來尋找最優(yōu)路徑要快很多方面，該算法通過對最優(yōu)路徑上，在各個(gè)核心路由器之間的非核心路由器設(shè)置上下限兩個(gè)闊值。當(dāng)某個(gè)非核心路由器A上的數(shù)據(jù)流量達(dá)到上限闕值時(shí)表明該路由器即將處于擁塞，這時(shí)，它鄰近的核心路由器將A看成是一個(gè)“障礙物”，利用螞蟻算法能夠繞過障研物尋找最優(yōu)路徑的特點(diǎn)，可以在這兩個(gè)核心路由器之間重新尋找一條不包括路由器A在內(nèi)的“次優(yōu)”路徑，這樣后續(xù)的數(shù)據(jù)將從“次優(yōu)”路徑傳輸以達(dá)到對A路由器進(jìn)行分流，經(jīng)過一段時(shí)間分流后，當(dāng)數(shù)據(jù)流量下降到下限綢值時(shí)，就可以重新啟動(dòng)原最優(yōu)路徑，從而達(dá)到了既分流又采用最優(yōu)路徑傳輸?shù)哪康?/p>
標(biāo)簽： 螞蟻算法
上傳時(shí)間： 2022-03-10
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