CPLD/FPGA設(shè)計(jì)中的時(shí)鐘應(yīng)用講解 及其實(shí)例
標(biāo)簽： CPLD FPGA 時(shí)鐘
上傳時(shí)間： 2013-09-01
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摘要本文介紹了一種用CPLD設(shè)計(jì)GPS數(shù)字通道相關(guān)器中C／A碼產(chǎn)生囂的方法，詳細(xì)分析了設(shè)計(jì)原理并給出了相應(yīng)的仿真結(jié)果．這種設(shè)計(jì)方法已在我們研制的GPS，GLONASS兼容機(jī)中得到實(shí)際應(yīng)用。
標(biāo)簽： CPLD GPS 數(shù)字
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詳細(xì)論述FPGA在軟件無線電技術(shù)實(shí)現(xiàn)系統(tǒng)中的應(yīng)用
標(biāo)簽： FPGA 軟件無線電 技術(shù)實(shí)現(xiàn) 中的應(yīng)用
上傳時(shí)間： 2013-09-02
上傳用戶：wsf950131
本論文主要論述JPEG2000中嵌入式塊編碼的FPGA設(shè)計(jì)，非常有參考價(jià)值
標(biāo)簽： JPEG 2000 FPGA 嵌入式
上傳時(shí)間： 2013-09-03
上傳用戶：liuwei6419
有關(guān)FPGA中狀態(tài)機(jī)開發(fā)的文章，內(nèi)容很經(jīng)典的，有開發(fā)例程。對(duì)硬件設(shè)計(jì)工程師比較有用
標(biāo)簽： FPGA 狀態(tài)
上傳用戶：steveng
FPGA設(shè)計(jì)中關(guān)鍵問題的研究
標(biāo)簽： FPGA
上傳時(shí)間： 2013-09-04
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第一章 在Allegro 中準(zhǔn)備好進(jìn)行SI 仿真的PCB 板圖
標(biāo)簽： Allegro PCB 仿真
上傳用戶：戀天使569
大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法
標(biāo)簽： FPGA 大型 多時(shí)鐘 策略
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在EDA中，基于數(shù)字頻率合成器的FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA EDA 數(shù)字頻率合成器
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Allegro中網(wǎng)絡(luò)表的導(dǎo)入以及回編到Capture中的一些注意事項(xiàng)
標(biāo)簽： Allegro Capture 網(wǎng)絡(luò)表 注意事項(xiàng)
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