該項(xiàng)目完成的是DVB-T發(fā)射機(jī)系統(tǒng)中OFDM調(diào)制部分的FPGA設(shè)計(jì).DVB-T是ETSI(歐洲電信標(biāo)準(zhǔn)委員會(huì))提出的數(shù)字地面電視廣播系統(tǒng)標(biāo)準(zhǔn),在業(yè)界影響很廣.整個(gè)DVB-T發(fā)射機(jī)系統(tǒng)包括RS編碼,內(nèi)交織,卷積編碼,外交織,星座映射,IFFT變換等主要部分.該項(xiàng)目組負(fù)責(zé)以FPGA為主體的硬件平臺(tái)的搭建及編碼,調(diào)制部分的FPGA軟件設(shè)計(jì),作者完成了2k模式下IFFT變換的軟件設(shè)計(jì).該文首先介紹了OFDM及DVB-T相關(guān)原理,然后比較分析了各種FFT算法及實(shí)現(xiàn)結(jié)構(gòu)的復(fù)雜度,最后采取了一種Radix2
標(biāo)簽：
DVBT
OFDM
FPGA
發(fā)射機(jī)
上傳時(shí)間：
2013-05-17
上傳用戶：gundamwzc
該論文討論如何采用一種串行無逆的Berlekamp-Massey(BM)算法,設(shè)計(jì)應(yīng)用于DVB系統(tǒng)中的RS(204,188)信道編碼/解碼電路,并通過FPGA的驗(yàn)證.RS解碼器的設(shè)計(jì)采用無逆BM算法,并利用串行方式來實(shí)現(xiàn),不僅避免了求逆運(yùn)算,而且只需用3個(gè)有限域乘法器就可以實(shí)現(xiàn),大大的降低了硬件實(shí)現(xiàn)的復(fù)雜度,并且因?yàn)樵谟布?shí)現(xiàn)上,采用了3級(jí)流水線(pipe-line)的處理結(jié)構(gòu).RS編碼器的設(shè)計(jì)中,利用有限域常數(shù)乘法器的特性對(duì)編碼電路進(jìn)行優(yōu)化.這些技術(shù)的采用大大的提高了RS編/解碼器的效率,節(jié)省了RS編/解碼器所占用資源.
標(biāo)簽：
FPGA
DVB
RS編解碼
上傳時(shí)間：
2013-08-05
上傳用戶：BOBOniu
數(shù)字信號(hào)處理是信息科學(xué)中近幾十年來發(fā)展最為迅速的學(xué)科之一.目前,數(shù)字信號(hào)處理廣泛應(yīng)用于通信、雷達(dá)、聲納、語音與圖像處理等領(lǐng)域.而數(shù)字信號(hào)處理算法的硬件實(shí)現(xiàn)一般來講有三種方式:用于通用目的的可編程DSP芯片;用于特定目的的固定功能DSP芯片組和ASIC;可以由用戶編程的FPGA芯片.隨著微電子技術(shù)的發(fā)展,采用現(xiàn)場可編程門陣列FPGA進(jìn)行數(shù)字信號(hào)處理得到了飛速發(fā)展,FPGA正在越來越多地代替ASIC和PDSP用作前端數(shù)字信號(hào)處理的運(yùn)算.該文主要探討了基于FPGA數(shù)字信號(hào)處理的實(shí)現(xiàn).首先詳細(xì)闡述了數(shù)字信號(hào)處理的理論基礎(chǔ),重點(diǎn)討論了離散傅立葉變換算法原理,由于快速傅立葉變換算法在實(shí)際中得到了廣泛的應(yīng)用,該文給出了基-2FFT算法原理、討論了按時(shí)間抽取FFT算法的特點(diǎn).該論文對(duì)硬件描述語言的描述方法和風(fēng)格做了一定的探討,介紹了硬件描述語言的開發(fā)環(huán)境MAXPLUSII.在此基礎(chǔ)上,該論文詳細(xì)闡述了數(shù)字集成系統(tǒng)的高層次設(shè)計(jì)方法,討論了數(shù)字系統(tǒng)設(shè)計(jì)層次的劃分和數(shù)字系統(tǒng)的自頂向下的設(shè)計(jì)方法,探討了數(shù)字集成系統(tǒng)的系統(tǒng)級(jí)設(shè)計(jì)和寄存器傳輸級(jí)設(shè)計(jì),描述了數(shù)字集成系統(tǒng)的高層次綜合方法.最后該文描述了數(shù)字信號(hào)處理系統(tǒng)結(jié)構(gòu)的實(shí)現(xiàn)方法,指出常見的高速、實(shí)時(shí)信號(hào)處理系統(tǒng)的四種結(jié)構(gòu);由于FFT算法在數(shù)字信號(hào)處理中占有重要的地位,所以該文提出了用FPGA實(shí)現(xiàn)FFT的一種設(shè)計(jì)思想,給出了總體實(shí)現(xiàn)框圖;重點(diǎn)設(shè)計(jì)實(shí)現(xiàn)了FFT算法中的蝶形處理單元,采用了一種高效乘法器算法設(shè)計(jì)實(shí)現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器,從而提高了蝶形處理器的運(yùn)算速度,降低了運(yùn)算復(fù)雜度.
標(biāo)簽：
FPGA
數(shù)字信號(hào)處理
中的應(yīng)用
上傳時(shí)間：
2013-07-19
上傳用戶：woshiayin
由于信道中存在干擾,數(shù)字信號(hào)在信道中傳輸?shù)倪^程中會(huì)產(chǎn)生誤碼.為了提高通信質(zhì)量,保證通信的正確性和可靠性,通常采用差錯(cuò)控制的方法來糾正傳輸過程中的錯(cuò)誤.本文的目的就是研究如何通過差錯(cuò)控制的方法以提高通信質(zhì)量,保證傳輸?shù)恼_性和可靠性.重點(diǎn)研究一種信道編解碼的算法和邏輯電路的實(shí)現(xiàn)方法,并在硬件上驗(yàn)證,利用碼流傳輸?shù)臏y試方法,對(duì)設(shè)計(jì)進(jìn)行測試.在以上的研究基礎(chǔ)之上,橫向擴(kuò)展和課題相關(guān)問題的研究,包括FPGA實(shí)現(xiàn)和高速硬件電路設(shè)計(jì)等方面的研究. 糾錯(cuò)碼技術(shù)是一種通過增加一定的冗余信息來提高信息傳輸可靠性的有效方法.RS碼是一種典型的糾錯(cuò)碼,在線性分組碼中,它具有最強(qiáng)的糾錯(cuò)能力,既能糾正隨機(jī)錯(cuò)誤,也能糾正突發(fā)錯(cuò)誤.在深空通信,移動(dòng)通信以及數(shù)字視頻廣播等系統(tǒng)中具有廣泛的應(yīng)用,隨著RS編碼和解碼算法的改進(jìn)和相關(guān)的硬件實(shí)現(xiàn)技術(shù)的發(fā)展,RS碼在實(shí)際中的應(yīng)用也將更加廣泛. 在研究中,對(duì)所研究的問題進(jìn)行分解,集中精力研究課題中的重點(diǎn)和難點(diǎn),在各個(gè)模塊成功實(shí)現(xiàn)的基礎(chǔ)上,成功的進(jìn)行系統(tǒng)組合,協(xié)調(diào)各個(gè)模塊穩(wěn)定的工作. 在本文中的EDA設(shè)計(jì)中,使用了自頂向下的設(shè)計(jì)方法,編解碼算法每一個(gè)子模塊分開進(jìn)行設(shè)計(jì),最后在頂層進(jìn)行元件例化,正確實(shí)現(xiàn)了編碼和解碼的功能. 本文首先介紹相關(guān)的數(shù)字通信背景；接著提出糾錯(cuò)碼的設(shè)計(jì)方案,介紹RS(31,15)碼的編譯碼算法和邏輯電路的實(shí)現(xiàn)方法,RTL代碼編寫和邏輯仿真以及時(shí)序仿真,并討論了FPGA設(shè)計(jì)的一般性準(zhǔn)則以及高速數(shù)字電路設(shè)計(jì)的一些常用方法和注意事項(xiàng)；最后設(shè)計(jì)基于FPGA的硬件電路平臺(tái),并利用靜態(tài)和動(dòng)態(tài)的方法對(duì)編解碼算法進(jìn)行測試. 通過對(duì)編碼和解碼算法的充分理解,本人使用Verilog HDL語言對(duì)算法進(jìn)行了RTL描述,在Altera公司Cyclone系列FPGA平臺(tái)上面實(shí)現(xiàn)了編碼和解碼算法. 其中,編碼的最高工作頻率達(dá)到158MHz,解碼的最高工作頻率達(dá)到91MHz.在進(jìn)行硬件調(diào)試的時(shí)候,整個(gè)系統(tǒng)工作在30MHz的時(shí)鐘頻率下,通過了硬件上的靜態(tài)測試和動(dòng)態(tài)測試,并能夠正確實(shí)現(xiàn)預(yù)期的糾錯(cuò)功能.
標(biāo)簽：
FPGA
保密通信
RS編解碼
上傳時(shí)間：
2013-07-01
上傳用戶：liaofamous
