TI 原裝開發(fā)板 DM6467 原理圖 CPLD 給需要的人
標(biāo)簽： 6467 DM 開發(fā)板 原理圖
上傳時(shí)間： 2013-08-14
上傳用戶：qingzhuhu
基于ARM 微控制器配置FPGA 的實(shí)現(xiàn)\r\n摘 要:介紹了基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX\r\nXC2S150PQ208 FPGA 的實(shí)現(xiàn)過程。這是一種靈活和經(jīng)濟(jì)的FPGA 的配置方法。介紹了ISP 和J TAG 的原\r\n理、系統(tǒng)實(shí)現(xiàn)的流程、硬件電路設(shè)計(jì)、J TAG 驅(qū)動(dòng)算法的實(shí)現(xiàn)和配置時(shí)間的測(cè)試結(jié)果。
標(biāo)簽： XILINXFPGA ATMEL 4081 JTAG
上傳時(shí)間： 2013-08-15
上傳用戶：gououo
基于FPGA的PID控制器設(shè)計(jì)研究，適合用fpga開發(fā)控制系統(tǒng)的專業(yè)人員參考
標(biāo)簽： FPGA PID 制器設(shè)計(jì)
上傳用戶：xlcky
FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上調(diào)試運(yùn)行成功
標(biāo)簽： verilog FPGA uart 控制器
上傳用戶：qazxsw
本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發(fā)工具的時(shí)間控制器，該控制器不僅具有時(shí)間功能，而且具有定時(shí)器功能，能在00：00～23：59之間任意設(shè)定開啟時(shí)間和關(guān)閉時(shí)間，其設(shè)置方便、靈活，廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時(shí)控制。
標(biāo)簽： CPLD VHDL 核心 開發(fā)工具
上傳時(shí)間： 2013-08-16
上傳用戶：chenjjer
針對(duì)嵌入式系統(tǒng)的底層網(wǎng)絡(luò)接口給出了一種由FPGA實(shí)現(xiàn)的以太網(wǎng)控制器的設(shè)計(jì)方法．該控制器能支持10Mbps和100Mbps的傳輸速率以及半雙工和全雙工模式，同時(shí)可提供MII接口，可并通過外接以太網(wǎng)物理層（PHY）芯片來實(shí)現(xiàn)網(wǎng)絡(luò)接入\r\n
標(biāo)簽： FPGA 嵌入式系統(tǒng) 以太網(wǎng)控制器 底層
上傳時(shí)間： 2013-08-18
上傳用戶：青春給了作業(yè)95
FPGA視頻控制器設(shè)計(jì),FED驅(qū)動(dòng)控制系統(tǒng)的研制與FPGA設(shè)計(jì)\r\n
標(biāo)簽： FPGA FED 視頻 制器設(shè)計(jì)
上傳時(shí)間： 2013-08-20
上傳用戶：阿四AIR
基于CPLD的雙屏結(jié)構(gòu)液晶控制器的研究與設(shè)計(jì)作者：黃麗薇.doc
標(biāo)簽： CPLD 液晶控制器
上傳時(shí)間： 2013-08-22
上傳用戶：leyesome
基于FPGA的高分辨率VGA顯示控制器的設(shè)計(jì)
標(biāo)簽： FPGA VGA 高分辨率 顯示控制器
上傳時(shí)間： 2013-08-23
上傳用戶：lizhen9880
基于FPGA液晶控制器設(shè)計(jì)與實(shí)現(xiàn)，采用VHDL硬件描述語言。
標(biāo)簽： FPGA VHDL 液晶 制器設(shè)計(jì)
上傳時(shí)間： 2013-08-29
上傳用戶：shen_dafa
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