介紹電磁帶隙結(jié)構(gòu)的概念,綜述目前電磁帶隙結(jié)構(gòu)的類型和研究進(jìn)展,電磁帶隙結(jié)構(gòu)所具有的抑制表面波特性能大大提高天線增益,降低陣列天線單元間的互擾,而且增大了帶寬;作為覆層的電磁帶隙缺陷結(jié)構(gòu)能極大提高天線的方向性和輻射效率,突出表現(xiàn)在口徑天線方面;同時同相反射特性使得減小天線體積成為可能,電磁帶隙結(jié)構(gòu)的這些特性及其未來的發(fā)展展趨勢為高性能天線研究提供新的設(shè)計思想。
標(biāo)簽： EBG 天線設(shè)計 中的應(yīng)用 發(fā)展動態(tài)
上傳時間： 2013-10-08
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1、高溫薄膜濾波器技術(shù)(圍墻技術(shù)) 大規(guī)模集成電路，等效50階帶通濾波器，在接近-200℃左右工作，導(dǎo)體電阻接近0歐姆，帶通濾波器的品質(zhì)因素Qu為100，000，是普通腔體濾波器品質(zhì)因素Qu的20倍。有效抑制帶外干擾和進(jìn)入帶內(nèi)的高階互調(diào)。 2、高性能的射頻電路技術(shù) 低溫低噪聲放大器具有高增益(12dB)低噪聲系數(shù)(<0.5dB)的高性能，增益平坦度小于0.04dB,有效地壓低底噪聲，放大有用 信號。 比現(xiàn)網(wǎng)用的TMA和LNA的噪聲系數(shù)好3.5dB左右。世界尖端的制冷機(jī)技術(shù)，奶瓶大的氦制冷機(jī)，無需加冷凍液，可連續(xù)可靠地工作幾十年。其冷端溫度達(dá)77°K或-196.15°C。
上傳時間： 2013-11-07
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§培訓(xùn)目標(biāo)： 本課程主要對EVDO的基本原理和關(guān)鍵技術(shù)進(jìn)行介紹。通過本課程的學(xué)習(xí)，可以了解EVDO Rev.0和Rev.A的空中接口和關(guān)鍵技術(shù)，以及1X/DO互操作的相關(guān)規(guī)則等。 §培訓(xùn)內(nèi)容： EVDO技術(shù)發(fā)展、網(wǎng)絡(luò)結(jié)構(gòu)簡介; EVDO Rev.0和RevA的空中接口結(jié)構(gòu); EVDO Rev.0和RevA的關(guān)鍵技術(shù); 1X / DO互操作原則;
標(biāo)簽： EVDO 關(guān)鍵技術(shù)
上傳時間： 2014-03-25
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隨著PCB設(shè)計復(fù)雜程度的不斷提高，設(shè)計工程師對 EDA工具在交互性和處理復(fù)雜層次化設(shè)計功能的要求也越來越高。Cadence Design Systems, Inc. 作為世界第一的EDA工具供應(yīng)商，在這些方面一直為用戶提供業(yè)界領(lǐng)先的解決方案。在 Concept-HDL15.0中，這些功能又得到了大度地提升。首先，Concept-HDL15.0，提供了交互式全局屬性修改刪除，以及全局器件替換的圖形化工作界面。在這些全新的工作環(huán)境中，用戶可以在圖紙，設(shè)計，工程不同的級別上對器件，以及器件/線網(wǎng)的屬性進(jìn)行全局性的編輯。
上傳時間： 2013-11-19
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EDA （Electronic Design Automation）即“電子設(shè)計自動化”，是指以計算機(jī)為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描述語言為設(shè)計語言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動化設(shè)計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計開發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢是功能全集成化，可以加快動態(tài)調(diào)試，縮短開發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對設(shè)計輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語句（通常是系統(tǒng)級的行為描述語句）翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計時，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設(shè)計進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計的硬件系統(tǒng)不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發(fā)環(huán)境中完成整個設(shè)計流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長來完成設(shè)計流程。
上傳時間： 2013-10-11
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電路板故障分析 維修方式介紹 ASA維修技術(shù) ICT維修技術(shù) 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經(jīng)驗(yàn)及技術(shù)不足 無法維修的死板,廢棄可惜 送電中作動態(tài)維修,危險性極高 備份板太多,積壓資金 送國外維修費(fèi)用高,維修時間長 對老化零件無從查起無法預(yù)先更換 維修速度及效率無法提升,造成公司負(fù)擔(dān),客戶埋怨 投資大量維修設(shè)備,操作複雜,績效不彰
上傳時間： 2013-11-09
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隨著PCB設(shè)計復(fù)雜程度的不斷提高，設(shè)計工程師對 EDA工具在交互性和處理復(fù)雜層次化設(shè)計功能的要求也越來越高。Cadence Design Systems, Inc. 作為世界第一的EDA工具供應(yīng)商，在這些方面一直為用戶提供業(yè)界領(lǐng)先的解決方案。在 Concept-HDL15.0中，這些功能又得到了大度地提升。首先，Concept-HDL15.0，提供了交互式全局屬性修改刪除，以及全局器件替換的圖形化工作界面。在這些全新的工作環(huán)境中，用戶可以在圖紙，設(shè)計，工程不同的級別上對器件，以及器件/線網(wǎng)的屬性進(jìn)行全局性的編輯。
上傳時間： 2013-11-12
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計規(guī)范
上傳時間： 2013-11-03
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布線需要考慮的問題很多，但是最基本的的還是要做到周密，謹(jǐn)慎。寄生元件危害最大的情況印刷電路板布線產(chǎn)生的主要寄生元件包括：寄生電阻、寄生電容和寄生電感。例如：PCB 的寄生電阻由元件之間的走線形成；電路板上的走線、焊盤和平行走線會產(chǎn)生寄生電容；寄生電感的產(chǎn)生途徑包括環(huán)路電感、互感和過孔。當(dāng)將電路原理圖轉(zhuǎn)化為實(shí)際的PCB 時，所有這些寄生元件都可能對電路的有效性產(chǎn)生干擾。本文將對最棘手的電路板寄生元件類型— 寄生電容進(jìn)行量化，并提供一個可清楚看到寄生電容對電路性能影響的示例。
標(biāo)簽： pcb 布線 經(jīng)驗(yàn)
上傳時間： 2013-10-13
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一、PAC的概念及軟邏輯技術(shù)二、開放型PAC系統(tǒng)三、應(yīng)用案例及分析四、協(xié)議支持及系統(tǒng)架構(gòu)五、軟件編程技巧&組態(tài)軟件的整合六、現(xiàn)場演示&上機(jī)操作。PAC是由ARC咨詢集團(tuán)的高級研究員Craig Resnick提出的，定義如下:具有多重領(lǐng)域的功能，支持在單一平臺里包含邏輯、運(yùn)動、驅(qū)動和過程控制等至少兩種以上的功能單一開發(fā)平臺上整合多規(guī)程的軟件功能如HMI及軟邏輯, 使用通用標(biāo)簽和單一的數(shù)據(jù)庫來訪問所有的參數(shù)和功能。軟件工具所設(shè)計出的處理流程能跨越多臺機(jī)器和過程控制處理單元, 實(shí)現(xiàn)包含運(yùn)動控制及過程控制的處理程序。開放式, 模塊化構(gòu)架, 能涵蓋工業(yè)應(yīng)用中從工廠的機(jī)器設(shè)備到過程控制的操作單元的需求。采用公認(rèn)的網(wǎng)絡(luò)接口標(biāo)準(zhǔn)及語言，允許不同供應(yīng)商之設(shè)備能在網(wǎng)絡(luò)上交換資料。
標(biāo)簽： PAC 開放式 系統(tǒng)設(shè)計
上傳時間： 2014-01-14
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