文章開篇提出了開發背景。認為現在所廣泛應用的開關電源都是基于傳統的分立元件組成的。它的特點是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對不同的客戶要求來“量身定做”不同的產品，同時幾乎沒有通用性和可移植性。在電子技術飛速發展的今天，這種傳統的模擬開關電源已經很難跟上時代的發展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化，開關電源的控制部分正在向數字化方向發展。由于數字化，使開關電源的控制部分的智能化、零件的共通化、電源的動作狀態的遠距離監測成為了可能，同時由于它的智能化、零件的共通化使得它能夠靈活地應對不同客戶的需求，這就降低了開發周期和成本。依靠現代數字化控制和數字信號處理新技術，數字化開關電源有著廣闊的發展空間。 在數字化領域的今天，最后一個沒有數字化的堡壘就是電源領域。近年來，數字電源的研究勢頭與日俱增，成果也越來越多。雖然目前中國制造的開關電源占了世界市場的80％以上，但都是傳統的比較低端的模擬電源。高端市場上幾乎沒有我們份額。 本論文研究的主要內容是在傳統開關電源模擬調節器的基礎上，提出了一種新的數字化調節器方案，即基于DSP和FPGA的數字化PID調節器。論文對系統方案和電路進行了較為具體的設計，并通過測試取得了預期結果。測試證明該方案能夠適合本行業時代發展的步伐，使系統電路更簡單，精度更高，通用性更強。同時該方案也可用于相關領域。 本文首先分析了國內外開關電源發展的現狀，以及研究數字化開關電源的意義。然后提出了數字化開關電源的總體設計框圖和實現方案，并與傳統的開關電源做了較為詳細的比較。本論文的設計方案是采用DSP技術和FPGA技術來做數字化PID調節，通過數字化PID算法產生PWM波來控制斬波器，控制主回路。從而取代傳統的模擬PID調節器，使電路更簡單，精度更高，通用性更強。傳統的模擬開關電源是將電流電壓反饋信號做PID調節后--分立元器件構成，采用專用脈寬調制芯片實現PWM控制。電流反饋信號來自主回路的電流取樣，電壓反饋信號來自主回路的電壓采樣。再將這兩個信號分別送至電流調節器和電壓調節器的反相輸入端，用來實現閉環控制。同時用來保證系統的穩定性及實現系統的過流過壓保護、電流和電壓值的顯示。電壓、電流的給定信號則由單片機或電位器提供。再次，文章對各個模塊從理論和實際的上都做了仔細的分析和設計，并給出了具體的電路圖，同時寫出了軟件流程圖以及設計中應該注意的地方。整個系統由DSP板和ADC板組成。DSP板完成PWM生成、PID運算、環境開關量檢測、環境開關量生成以及本地控制。ADC板主要完成前饋電壓信號采集、負載電壓信號采集、負載電流信號采集、以及對信號的一階數字低通濾波。由于整個系統是閉環控制系統，要求采樣速率相當高。本系統采用FPGA來控制ADC，這樣就避免了高速采樣占用系統資源的問題，減輕了DSP的負擔。DSP可以將讀到的ADC信號做PID調節，從而產生PWM波來控制逆變橋的開關速率，從而達到閉環控制的目的。 最后，對數字化開關電源和模擬開關電源做了對比測試，得出了預期結論。同時也提出了一些需要改進的地方，認為該方案在其他相關行業中可以廣泛地應用。模擬控制電路因為使用許多零件而需要很大空間，這些零件的參數值還會隨著使用時間、溫度和其它環境條件的改變而變動并對系統穩定性和響應能力造成負面影響。數字電源則剛好相反，同時數字控制還能讓硬件頻繁重復使用、加快上市時間以及減少開發成本與風險。在當前對產品要求體積小、智能化、共通化、精度高和穩定度好等前提條件下，數字化開關電源有著廣闊的發展空間。本系統來基本上達到了設計要求。能夠滿足較高精度的設計要求。但對于高精度數字化電源，系統還有值得改進的地方，比如改進主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統的精度。 本系統涉及電子、通信和測控等技術領域，將數字PID算法與電力電子技術、通信技術等有機地結合了起來。本系統的設計方案不僅可以用在電源控制器上，只要是相關的領域都可以采用。
上傳時間： 2013-06-29
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隨著3G網絡建設的展開，移動用戶數量逐漸增加，用戶和運營商對網絡的質量和覆蓋要求也越來越高。而在實際工作中，基站成本在網絡投資中占有很大比例，并且基站選址是建網的主要難題之一。同基站相比，直放站以其性價比高、建設周期短等優點在我國移動網絡上有著大量的應用。目前，直放站已成為提高運營商網絡質量、解決網絡盲區或弱區問題、增強網絡覆蓋的主要手段之一。但由于傳統的模擬直放站受周邊環境因素影響較大、抗干擾能力較差、傳輸距離受限、功放效率低，同時設備間沒有統一的協議規范，無法滿足系統廠商與直放站廠商的兼容，所以移動通信市場迫切需要通過數字化來解決這些問題。 本文正是以設計新型數字化直放站為目標，以實現數字中頻系統為研究重心，圍繞數字中頻的相關技術而展開研究。 文章介紹了數字直放站的研究背景和國內外的研究現狀，闡述了數字直放站系統的設計思想及總體實現框圖，并對數字直放站數字中頻部分進行了詳細的模塊劃分。針對其中的數字上下變頻模塊設計所涉及到的相關技術作詳細介紹，涉及到的理論主要有信號采樣理論、整數倍內插和抽取理論等，在理論基礎上闡述了一些具體模塊的高效實現方案，最終利用FPGA實現了數字變頻模塊的設計。 在數字直放站系統中，降低峰均比是提高功放工作效率的關鍵技術之一。本文首先概述了降低峰均比的三類算法，然后針對目前常用的幾種算法進行了仿真分析，最后在綜合考慮降低峰均比效果與實現復雜度的基礎上，提出了改進的二次限幅算法。通過仿真驗證算法的有效性后，針對其中的噪聲整形濾波器提出了“先分解，再合成”的架構實現方式，并指出其中間級窄帶濾波器采用內插級聯的方式實現，最后整個算法在FPGA上實現。 在軟件無線電思想的指導下，本文利用系統級的設計方法完成了WCDMA數字直放站中頻系統設計。遵照3GPP等相關標準，完成了系統的仿真測試和實物測試。最后得出結論：該系統實現了WCDMA數字直放站數字中頻的基本功能，并可保證在現有硬件不變的基礎上實現不同載波間平滑過渡、不同制式間輕松升級。
上傳時間： 2013-07-07
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語音編碼技術始終是語音研究的熱點。語音編碼作為多媒體通信中信息傳輸的一個重要環節，越來越受到廣泛的重視。G729是由美國、法國、日本和加拿大的幾家著名國際電信實體聯合開發的，國際電信聯盟(ITU-T)于1995年11月正式通過了G729。96年ITU-T又制定了G729的簡化方案G729A，主要降低了計算的復雜度以便于實時實現。因其具有良好的合成語音質量、適中的復雜度、較低的時延等優點，G729A標準已被廣泛應用在VOIP網關、IP電話中。 論文利用Altera公司的新一代可編程邏輯器件在數字信號處理領域的優勢，對G729A語音編碼中的線性預測(LP)濾波器系數提取的FPGA(現場可編程門陣列，Field Programmable Gate Array)實現進行了深入研究。論文首先對語音信號處理及其發展進行介紹，深入討論了G729A語音編解碼技術。第二，對Altera公司的Stratix系列可編程器件的內部結構進行了研究，分析了在QuartusII開發平臺上進行FPGA設計的流程。第三，基于FPGA，對G729A編碼系統的LP分析部分做了具體設計，其中包括自相關函數和杜賓(Durbin)遞推兩個主要功能模塊，并對其工作過程進行了詳細的分析。第四，針對系統所使用的除法運算都是商小于1的特點，設計并實現了一個系統專用的除法器模塊。最后，在Altera FPGA目標芯片EP1S30F780C7上，對LP分析系統進行了驗證，證明了方案的可行性。
上傳時間： 2013-06-20
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本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統的基本原理，介紹了GPS系統的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統的實現方案，利用MATLAB對該系統進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環節中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現了基于FPGA的FFT處理器，并通過對一組數據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現，通過捕獲的FPGA時序仿真波形，證明了該系統已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統的接收機相近，因此該課題的研究對我國衛星導航事業的發展起到了積極的推動作用。
上傳時間： 2013-08-06
上傳用戶：青春123
隨著計算機科學在人機交互領域的極大發展，作為人臉信息處理中的一項關鍵技術，人臉檢測現在已經成為模式識別，計算機視覺和人機交互領域不可缺少的一部分。但是，人臉檢測算法存在計算量大、速度慢等缺點。軟件實現方式無法達到實時處理要求，而現有的硬件實現需要占用大量硬件資源。 本文針對現有人臉檢測硬件實現的缺點，通過對Adaboost算法和現有硬件結構的分析，提出了雙流水線硬件檢測架構：掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺驗證成功，達到實時檢測的標準。具體工作和創新點包括如下幾點： 介紹了人臉檢測的原理以及人臉檢測經典算法。其中，詳細介紹了Adaboost算法。 對現有的結構進行詳細分析。指出現有各架構的缺點，即資源占用多，檢測速度慢。針對這兩個問題，本文提出了一個適合嵌入式應用的掃描窗口、特征向量雙流水線檢測硬件架構，詳細說明了該架構的工作原理，并在該架構基礎上，通過加入預測加載技術，進一步提高檢測速度。隨后，采用存儲器訪問效率，架構內部存儲單元大小，檢測時間長短，運算單元數量四個標準，詳細比較了新架構和現有架構的差別，顯示出新架構的優勢。 基于提出的架構，給出了Adaboost人臉檢測系統的VLSI實現方案。本文中，采用自頂向下的設計方法將人臉檢測系統分成若干個子模塊，然后對每個子模塊進行詳細的設計和說明，給出了每個子模塊的硬件架構、狀態轉換以及verilog實現后的仿真波形。 采用Xilinx公司的VII Pro FPGA開發板完成人臉檢測系統的硬件驗證。FPGA驗證結果表明對于QCIF分辨率的視頻圖像，人臉檢測系統能夠達到50fps的檢測速度，滿足實時檢測的要求。
上傳時間： 2013-06-15
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H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優化設計，這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-22
上傳用戶：diamondsGQ
隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-07-29
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在數字通信中，采用差錯控制技術(糾錯碼)是提高信號傳輸可靠性的有效手段，并發揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復雜程度相同的情況下，卷積碼的性能優于分組碼。 卷積碼的譯碼方法主要有代數譯碼和概率譯碼。代數譯碼是基于碼的代數結構；而概率譯碼不僅基于碼的代數結構，還利用了信道的統計特性，能充分發揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設計是由高性能的復雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數傳系統，尤其是在衛星通信、移動通信等領域已被廣泛應用。 本論文對卷積碼編碼和Viterbi譯碼的設計原理及其FPGA實現方案進行了研究。同時，將交織和解交織技術應用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術及其在糾錯碼中的應用。然后，介紹了FPGA硬件資源和軟件開發環境Quartus Ⅱ，包括數字系統的設計方法和設計規則。再有，對基于FPGA的維特比譯碼器各個模塊和相應算法實現、優化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據仿真結果分析了維特比譯碼器的性能。 分析結果表明，系統的誤碼率達到了設計要求，從而驗證了譯碼器設計的可靠性，所設計基于FPGA的并行Viterbi譯碼器適用于高速數據傳輸的場合。
上傳時間： 2013-04-24
上傳用戶：tedo811
本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優的性能。
上傳時間： 2013-06-01
上傳用戶：JGR2013
目前，數字信號處理廣泛應用于通信、雷達、聲納、語音與圖像處理等領域，信號處理算法理論己趨于成熟，但其具體硬件實現方法卻值得探討。FPGA是近年來廣泛應用的超大規模、超高速的可編程邏輯器件，由于其具有高集成度、高速、可編程等優點，大大推動了數字系統設計的單片化、自動化，縮短了單片數字系統的設計周期、提高了設計的靈活性和可靠性，在超高速信號處理和實時測控方面有非常廣泛的應用。本文對FPGA的數據采集與處理技術進行研究，基于FPGA在數據采樣控制和信號處理方面的高性能和單片系統發展的新熱點，把FPGA作為整個數據采集與處理系統的控制核心。主要研究內容如下： FPGA的單片系統研究。針對數據采集與處理，對FPGA進行選型，設計了基于FPGA的單片系統的結構。把整個控制系統分為三個部分：多通道采樣控制模塊，數據處理模塊，存儲控制模塊。 多通道采樣控制模塊的設計。利用4片AD7506和一片AD7862對64路模擬量進行周期采樣，分別設計了通道選擇控制模塊和A/D轉換控制模塊，并進行了仿真，完成了基于FPGA的多通道采樣控制。 數據處理模塊的設計。FFT算法在數字信號處理中占有重要的地位，因此本文研究了FFT的硬件實現結構，提出了用FPGA實現FFT的一種設計思想，給出了總體實現框圖。分別設計了旋轉因子復數乘法器，碟形運算單元，存儲器，控制器，并分別進行了仿真。重點設計實現了FFT算法中的蝶形處理單元，采用了一種高效乘法器算法設計實現了蝶形處理單元中的旋轉因子乘法器，從而提高了蝶形處理器的運算速度，降低了運算復雜度。理論分析和仿真結果表明，狀態機控制器成功地對各個模塊進行了有序、協調的控制。 存儲控制模塊的設計。利用閃存芯片K9K1G08UOA對采集處理后的數據進行存儲，設計了FPGA與閃存的硬件連接，設計了存儲控制模塊。 本文對FFT算法的硬件實現進行了研究，結合單片系統的特點，把整個系統分為多通道采樣控制模塊，數據處理模塊，存儲控制模塊進行設計和仿真。設計采用VHDL編寫程序的源代碼。仿真測試結果表明，此FPGA單片系統可完成對實時信號的高速采集與處理。
上傳時間： 2013-04-24
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