交流電機，特別是異步籠型電機，因具有結構簡單，堅固耐用，價格便宜等特點而得到廣泛應用。經過一個多世紀的發展，其調速方法同趨成熟，而交流調速的最理想方法還是變頻調速。隨著工業需求的快速增長，高壓大功率成為發展的必然趨勢，但是在中高壓大功率調速領域，大都采用電動機定速運行。 直到20世界末采用全控型電力電子器件的高壓大功率交流變頻調速產品誕生，大功率傳動領域巨大節能需求得到釋放。多電平功率變換技術可以使耐壓值較低的全控型電力電子器件可靠應用于高壓大功率領域，并有效減少PWM控制產生的高次諧波。當前，級聯式多電平功率變換電路在高壓電機調速和電力系統無功補償領域已獲得實際應用。 本課題以10kV，250kW高壓變頻器為背景，主要研究級聯式多電平高壓變頻器在異步電機控制領域的應用。在對高壓變頻器工作原理與結構設計研究的同時，對主電路進行諧波改善分析。高壓變頻器很難做成通用變頻器，所以最好設計與之相適應的高壓變頻電機。通過對這種新型電機設計的研究，更好地發揮了變頻調速技術的優勢。在本課題中，還采用了MATLAB7.0/Simulink6.0仿真軟件，對功率單元移相多重化進行了仿真，為進一步的研究做準備。 依照本課題的研究，最終目的是為高壓變頻器在異步電機控制領域的應用作結構優化，器件搭配的指導，并在運行過程中通過調試和仿真提供不斷改善的最佳方案。
上傳時間： 2013-05-17
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21世紀，人類面臨著實現經濟和社會可持續發展的重大挑戰，能源問題越來越突出，太陽能等可再生能源逐漸成為人類關注的焦點。時至今日，人類對光伏系統的研究越來越深入廣泛，但在光伏系統的研發過程中，太陽能電池由于受日照強度、環境溫度影響較大，導致實驗成本過高，研發周期變長。太陽能電池陣列模擬器便能較好地解決這一問題。 @@ 本文首先對比了模擬式太陽能電池模擬器和數字式太陽能電池模擬器的優缺點，選取了數字式太陽能電池陣列模擬器作為研究對象，并對研究太陽能電池陣列模擬器的實際意義作了闡述。隨后描述了太陽能電池的輸出特性，討論了適合工程計算的太陽能電池陣列數學物理模型。 @@ 本文研究的太陽能電池陣列模擬器由功率電路和控制電路兩部分組成。功率電路選取了半橋型DC/DC電路作為主電路拓撲，對其工作過程進行了分析，并對各部分電路進行了設計。然后設計了電壓電流雙閉環調節器，在此基礎之上用PSIM仿真軟件對所設計的太陽能電池陣列模擬器進行了仿真，包括靜態工作點的仿真以及動態響應速度的仿真，通過仿真驗證了模擬器能夠達到所要求指標。 @@ 控制電路板是整個模擬器的核心控制部分，通過控制運算提供輸出電壓的參考值，進而提供控制功率管開通關斷的PWM信號。本文選取了microchip公司的dsPIC30F2023作為主控制芯片，分析了該型號微處理芯片的性能特點，介紹了模擬信號采樣電路、232通訊電路、人機交互界面電路等外圍電路的硬件設計，調節器采用了數字PID控制。 @@ 在MPLAB集成開發環境中進行了軟件方案的設計，主要包括主程序、生成PWM程序、AD采樣、故障處理、人機交互程序等，介紹了各個模塊的程序流程。 @@ 軟硬件系統設計完成后，最終實現了太陽能電池陣列模擬器，可以為光伏系統的研究提供一個良好的實驗平臺。 @@關鍵詞：太陽能電池陣列模擬器；半橋型DC/DC變換器；dsPIC30F2023
上傳時間： 2013-07-28
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勵磁系統是電力系統控制的重要組成部分，它直接影響著發電機的運行可靠性、經濟性和電力系統運行的穩定性。勵磁系統性能的優化與控制策略的研究，對發電機乃至整個電力系統的安全運行具有決定性的意義。 本文針對300MW同步發電機的技術特點，全面論述了勵磁系統主電路拓撲及輔助電路的工作原理。為提高勵磁系統的控制精度與實時性，本文以16位DSP為控制核心，對勵磁調節單元軟硬件的實現進行研究，以滿足發電機在不同運行工況下對勵磁系統控制性能的要求。 其次，本文在詳細闡述PID+PSS控制和線性最優勵磁控制理論的基礎上，客觀分析了兩種控制方式的優點與不足，綜合二者的優點引出了綜合勵磁控制的研究方法并在微機上成功實現。通過實驗發現，綜合勵磁控制器的性能更優越，其提高了勵磁系統的控制精度，改善了機組運行的穩定性。同時針對單參量PSS存在反調的不足，進行了算法改進，給出了加速功率型PSS的數學推理與軟件實現；根據機組的運行結果可知，該算法的改進不僅解決了傳統PSS的反調問題，而且優化了PSS抑制低頻振蕩的性能。 最后，本文利用發電機park微分方程，推導了發電機起勵與滅磁的數學方程。在Matlab/Simulink仿真環境下，建立了起勵與滅磁的仿真模型。給出了發電機自并起勵、他勵起勵和故障滅磁的仿真結果，并對結果進行客觀地分析，得出了有用的結論。
上傳時間： 2013-04-24
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隨著計算機網絡與嵌入式控制技術的迅速發展，作為傳統運輸行業的鐵路系統對此也有了新的要求，列車通信網絡應運而生。經過多年的發展，國際電工委員會(IEC)為了規范列車通信網絡，于1999年通過了IEC61375-1標準。該標準將列車通信網絡分為兩條總線：絞線式列車總線(WTB)和多功能車輛總線(MVB)。MVB是一個標準通信介質，為掛在其上的設備傳輸和交換數據。而多功能車輛總線控制器(MVBC)是MVB與MVB實際物理層之間的接口，其主要實現MVB數據鏈路層的功能。由于該項關鍵技術仍被國外公司壟斷，因此開發具有自主知識產權的MVBC迫在眉睫。 鑒于上述原因，本文深入研究了IEC61375-1標準。根據MVBC的技術特點，本文提出了使用FPGA來實現其具體功能的方案。掛在MVB總線上的設備分為五類，他們的功能各不相同。而支持4類設備的MVBC具有設備狀態、過程數據、消息數據通信和總線管理功能，并且兼容2類和3類設備。本文的目的就是用FPGA實現支持4類設備的MVBC。 本文采用自頂向下的設計方法。整個MVBC主要劃分為：編碼模塊、譯碼模塊、冗余控制模塊、報文分析單元、通信存儲控制器、主控制單元、地址邏輯模塊。在整個開發流程中，使用Xilinx的ISE集成開發環境。使用Verilog HDL硬件描述語言對上述各個模塊進行RTL級描述，并用Synplify Pro進行綜合。最后，在ModelSim中對各個模塊進行了布線后仿真和驗證。 在實驗室條件下，通過嚴格的仿真驗證后，其結果證明了本文設計的模塊達到了IEC61375-1標準的要求。因此，用FPGA實現MVBC這一方案具有可操作性。 關鍵詞：列車通信網；多功能車輛總線；多功能車輛總線控制器；現場可編程門陣列
上傳時間： 2013-07-18
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電力電子裝置的控制技術隨著電力電子技術的發展而愈來愈復雜。開關電源是現代電力電子設備中不可或缺的組成部分，其質量的優劣以及體積的大小直接影響電子設備整體性能。高頻化、小型化、數字化是開關電源的發展方向。 在應用數字技術進行控制系統設計時，數字控制器的性能決定了控制系統的整體性能。數字化電力電子設備中的控制部分多以MCU/DSP為核心，以軟件實現離散域的運算及控制。在很多高頻應用的場合，目前常用的控制器(高性能單片機或DSP)的速度往往不能完全滿足要求。FPGA具有設計靈活、集成度高、速度快、設計周期短等優點，與單片機和DSP相比，FPGA具有更高的處理速度。同時FPGA應用在數字化電力電子設備中，還可以大大簡化控制系統結構，并可實現多種高速算法，具有較高的性價比。 依據FPGA的這些突出優點，本文將FPGA應用于直流開關電源控制器設計中，以實現開關電源數字化和高頻化的要求。主要研究工作如下： 介紹了基于FPGA的DC/DC數字控制器中A/D采樣控制、數字PI算法的實現；重點描述了采用混合PWM方法實現高分辨率、高精度數字PWM的設計方案，并對各模塊進行了仿真測試；用FPGA開發板進行了一部分系統的仿真和實際結果的檢測，驗證了文中的分析結論，證實了可編程邏輯器件在直流開關電源控制器設計中的應用優勢。
上傳時間： 2013-07-23
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擴頻通信系統與常規的通信系統相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優點，在近年來得到了迅速的發展。論文針對直擴通信系統中偽碼和載波同步問題而展開，研究了直擴系統的結構、性能及完成了相關參數的計算，改進了包絡算法，設計了解擴和解調器，最后用ISE9.1實現了解擴和解調器的仿真波形，驗證了設計的正確性。 論文研究了擴頻通信系統的特點、國內外發展現狀及理論基礎，完成了DS-QPSK接收機的解擴器和解調器的設計與實現。解擴器主要圍繞著偽碼的捕獲與跟蹤這一核心，分析了解擴器的結構、性能及其完成了相關參數的計算，完成了數字下變頻器、偽碼發生電路、偽碼相關積分提取電路、多通道快碼捕獲電路、偽碼跟蹤鑒相電路、偽碼時鐘調整電路的設計，并在ISE9.1編程綜合得到仿真結果，驗證了設計的正確性。由于相關積分包絡算法是整個系統的基礎和核心，為了減少時延和系統所占硬件資源，改進了包絡算法并得到了仿真驗證。結果表明，它不但減少了硬件資源的占用、縮短了延時，而且對整個系統的優化起著決定性的作用。論文給出了偽碼同步的仿真結果及資源占用情況，有力地說明了解擴器占用資源少、時延短等特點。 解調器研究了頻偏及載波相位誤差對信號的影響及同步方案，完成了數控振蕩器、反正切鑒頻器、環路濾波器的設計并得到了相關的仿真波形，實現了載波的跟蹤，給出了仿真結果及資源占用情況，對系統實現過程中的一些經驗進行了總結。最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-06-13
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本文完成了對MIPS-CPU的指令集確定，流水線與架構設計，代碼編寫，并且在x86計算機上搭建了稱為gccmips_elf的仿真系統，完成了對MIPS-CPU硬件系統的模擬仿真，最終完成FPGA芯片的下載與實現。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個MIPS-CPU的架構設計與5級流水線級數的確定。制定了整個CPU的主控制模塊的狀態轉移圖；根據MIPS-CPU的指令集的模式，完成了對不同模式下的指令的分析，給出了相應的取指，譯碼，產生新的程序存儲器尋址地址，執行，數據存儲器與寄存器文件回寫的控制信號，完成取指令模塊，譯碼模塊，執行模塊，數據回寫等模塊代碼的編寫，從而完成了流水線模塊的代碼設計。 @@ 重點分析了由于流水線設計而引入的競爭與冒險，分析了在不同流水線階段可能存在的競爭與冒險，對引起競爭與冒險的原因進行了確定，并通過增加一些電路邏輯來避免競爭與冒險的發生，完成了競爭與冒險檢測電路模塊以及數據回寫前饋電路模塊的代碼編寫，從而解決了競爭與冒險的問題，使設計的5級流水線得以暢順實現。 @@ 完成了MIPS-CPU的仿真系統平臺的搭建，該仿真器用來對應用程序進行編譯，鏈接與執行，生成相應匯編語言程序以及向量文件(16進制機器碼)；并且同時產生相關的Modelsim仿真，及Quartus II下載驗證的文件。本設計利用該仿真系統來評估設計的MIPS-CPU的硬件系統，模擬仿真結果證明本文設計的MIPS-CPU可以實現正常功能。本論文課題的研究成功對今后從事專用RISC-CPU設計的同行提供了有益的參考。 @@ 最終將設計的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進行了編譯與驗證，對設計的MIPS-CPU的資源使用，關鍵路徑上的時序，布線情況進行了分析，最終完成各個指標的檢查，并且借助Quartus II軟件內嵌的Signal Tap軟件進行軟硬件聯合調試，結果表明設計的MIPS-CPU功能正常，滿足約束，指標正確。 @@關鍵詞 MIPS；流水線；競爭與冒險；仿真器；FPGA
上傳時間： 2013-07-31
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隨著FPGA(FieldProgrammableGateArray)器件的應用越來越廣泛且重要，FPGA的測試技術也得到了廣泛重視和研究。基于FPGA可編程的特性，應用獨立的測試(工廠測試)需要設計數個測試編程和測試向量來完成FPGA的測試，確保芯片在任何用戶可能的編程下都可靠工作。 本論文正是針對上述問題，以XilinxXC4000E系列FPGA為主要的研究對象，在詳細研究FPGA內部結構的基礎上，基于“分治法”的基本思路對FPGA的測試理論和方法做了探索性研究。 研究完成了對可編程邏輯模塊(ConfigrableLogicBlock)及其子模塊的測試。主要基于“分治法”對CLB及其子模塊進位邏輯(CLM)、查找表(LUT)的RAM工作模式等進行了測試劃分，分別實現了以“一維陣列”為基礎的測試配置和測試向量，以較少了測試編程次數完成了所有CLB資源的測試。 研究完成了對互連資源(ConfigrableInterconnectResource)的測試。基于普通數據總線的測試方法，針對互連資源主要由線段和NMOS開關管組成的特點及其自身的故障模型，通過手工連線實現測試配置，僅通過4次編程就實現了對其完全測試。 在測試理論研究的基礎上，我們開發了能對FPGA器件進行實際測試的測試平臺。基于硬件仿真器的測試平臺通過高速光纖連接工作站上的EDA仿真軟件，把軟件語言描述的測試波形通過硬件仿真器轉化為真實測試激勵，測試響應再讀回到仿真軟件進行觀察，能夠靈活、快速的完成FPGA器件的配置和測試。該平臺在國內首次實現了軟硬件協同在線測試FPGA。在該平臺支持下，我們成功完成了對各軍、民用型號FPGA的測試任務。 本研究成果為國內自主研發FPGA器件提供了有力保障，具有重大科研與實踐價值，成功解決了國外公司在FPGA測試技術上的壟斷問題，幫助國產FPGA器件實現完全國產化。
上傳時間： 2013-05-17
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本課題以AD 公司的ADMCF328 為控制核心，并以此為基礎，進行了數字化直接轉矩控制系統的研究。 首先，本課題用MATLAB/SUMULINK 對一般的直接轉矩控制進行了仿真， 然后又與基于模糊控制的直接轉矩仿真結果進行了比較。結果表明，加了模糊控制器的控制系統可以直接改善控制系統的質量。 然后，作者又提出了MRAS 的具體實現方法，此實現方法在SIMULINK 中進行了仿真。 最后，在實驗室中又真正實現了直接轉矩的異步機控制。
上傳時間： 2013-07-14
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JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準.與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數據壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應用前景.但是,JPEG2000是一個復雜編碼系統,目前為止的軟件實現方案的執行時間和所需的存儲量較大,若想將JPEG2000應用于實際中,有著較大的困難,而用硬件電路實現JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標準,然后對算術編碼的原理及實現算法進行了深入的研究,并重點探討了JPEG2000中算術編碼的硬件實現問題,給出了一種硬件最優化的算術編碼實現方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優化的算術編碼實現方案,并以Altera 20K200E FPGA為基礎,在Active-HDL環境中進行了功能仿真,在Quartus Ⅱ集成開發環境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達45.81MHz.在相同的輸入條件下,輸出結果表明,本文設計的硬件算術編碼器與實現JPEG2000的軟件:Jasper[2]中的算術編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應用于數字監控系統等實際應用有著重要的意義.
上傳時間： 2013-05-16
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