IC設計流程，在candence環(huán)境中運用，設計電路，仿真波形
標簽： IC設計流程
上傳時間： 2013-12-07
上傳用戶：moerwang
ofdm ifft/fft仿真，在真實環(huán)境下的信號流程
上傳時間： 2017-05-11
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基于quartus的雙端口RAM的完整設計流程，包括建立的工程仿真實現(xiàn)
上傳時間： 2014-06-04
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接觸Silvaco TCAD仿真軟件已經(jīng)有很長時間了，這期間還熟悉了一下ISE TCAD。學習的過程中，老師、師兄姐和同學給了我極大的幫助。這本書的主旨就是希望提供一些對于Silvaco仿真的可資借鑒的經(jīng)驗。學習和使用Silvaco的時候各人的視角會不一樣，雖然這本書只是介紹一些常用的仿真，例句也有限，但因為流程控制和語法都有相通的地方，完全可以參照本書和手冊的說明靈活地建立仿真以及仿真一些本書未提及的特性。寫本書的另一個動力是想體驗一下IAT在排版書籍上和word的不同。經(jīng)過這次編排覺得各有優(yōu)缺點。IZTX對排圖片和表格這些浮動元素很費力。我在排此書的時候經(jīng)常遇到圖片和表格按照自動方式排的位置很差，和文字內(nèi)容脫節(jié)很遠，為此不得不處理圖片，有時還將表格拆開等。如果各位遇到很脫節(jié)的地方還請見諒。LTX的使用需要有很強的耐心和探索精神，也可以說是犧牲精神。不管是MS Office還是ITEX，總的目的是想內(nèi)容通順，閱讀起來舒服，用什么工具就是“八仙過海，各顯神通”了。
上傳時間： 2021-11-27
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Allegro PCB SI的前仿真 前仿真，顧名思義，就是布局或布線前的仿真，是以優(yōu)化信號質(zhì)量、避免信號完整性和電源完整性為目的， 在眾多的影響因素中，找到可行的、乃至最優(yōu)化的解決方案的分析和仿真過程。簡單的說，前仿真要做到兩件 事：其一是找到解決方案；其二是將解決方案轉(zhuǎn)化成規(guī)則指導和控制設計。 一般而言，我們可以通過前仿真確認器件的IO特性參數(shù)乃至型號的選擇，傳輸線的阻抗乃至電路板的疊層， 匹配元件的位置和元件值，傳輸線的拓撲結(jié)構和分段長度等。 使用Allegro PCB SI進行前仿真的基本流程如下： ■ 準備仿真模型和其他需求 ■ 仿真前的規(guī)劃 ■ 關鍵器件預布局 ■ 模型加載和仿真配置 ■ 方案空間分析 ■ 方案到約束規(guī)則的轉(zhuǎn)化 2.1 準備仿真模型和其他需求 在本階段，我們需要為使用Allegro PCB SI進行前仿真做如下準備工作：PCB 打板，器件代采購，貼片,一站式服務！www.massembly.com 麥斯艾姆，最貼心的研發(fā)伙伴！ www.massembly.com 研發(fā)樣
上傳時間： 2022-02-09
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基于51單片機心率計仿真設計Proteus 包含程序、仿真及說明文檔等仿真：程序：流程：
上傳時間： 2022-03-19
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Vivado設計分為Project Mode和Non-project Mode兩種模式，一般簡單設計中，我們常用的是Project Mode。在本手冊中，我們將以一個簡單的實驗案例，一步一步的完成Vivado的整個設計流程一、新建工程1、打開Vivado 2013.4開發(fā)工具，可通過桌面快捷方式或開始菜單中xilinx DesignTools-Vivado 2013.4下的Vivado 2013.4打開軟件，開啟后，軟件如下所示：2、單擊上述界面中Create New Project圖標，彈出新建工程向?qū)Вc擊Next.3、輸入工程名稱、選擇工程存儲路徑，并勾選Create project subdirectory選項，為工程在指定存儲路徑下建立獨立的文件夾。設置完成后，點擊Next注意：工程名稱和存儲路徑中不能出現(xiàn)中文和空格，建議工程名稱以字母、數(shù)字、下劃線來組成。4、選擇RTL Project一項，并勾選Do not specifty sources at this time，勾選該選項是為了跳過在新建工程的過程中添加設計源文件。點擊Next.IA5、根據(jù)使用的FPGA開發(fā)平臺，選擇對應的FPGA目標器件。（在本手冊中，以xilinx官方開發(fā)板KC705為例，Nexys4開發(fā)板請選擇Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均為Artix-7，封裝形式（Package）為cSG324，速度等級（Speed grade）為-1，溫度等級（Temp Grade）為C）。點擊Next6、確認相關信息與設計所用的的FPGA器件信息是否一致，一致請點擊Finish，不一致，請返回上一步修改。二、設計文件輸入1、如下圖所示，點擊Flow Navigator下的Project Manager->Add Sources或中間Sources中的對話框打開設計文件導入添加對話框。2、選擇第二項Add or Create Design Sources，用來添加或新建Verilog或VHDL源文件，點擊Next
標簽： vivado
上傳時間： 2022-05-28
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確保可靠的電源供應，Sigrity? PowerDC?應用于電熱協(xié)同仿真，熱點檢查，低壓大電流的 PCB和封裝產(chǎn)品電性能分析。PowerDC 針對于當前低壓大電流的 PCB 和封裝產(chǎn)品提供了全面的直流分析，并且集成了熱分析功能，實現(xiàn)電熱的混合仿真。通過 PowerDC 可以確保各器件端到端的電壓降裕量，進而確保電源網(wǎng)絡的穩(wěn)定供應。PowerDC 可以快速檢測定位電流密度超標、溫度超標的區(qū)域進而降低產(chǎn)品的風險。PowerDC 提供業(yè)界唯一的電源模塊感應線自動優(yōu)化功能，通過該功能快速實現(xiàn)當前設計電源的最優(yōu)化。PowerDC 流程化的自動規(guī)則檢查功能，并結(jié)合可視化的選項與 DRC 規(guī)則檢查，幫助用戶快速提高產(chǎn)品性能
標簽： 直流壓降仿真
上傳時間： 2022-07-16
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先進PID控制MATLAB仿真
上傳時間： 2013-05-15
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0067、同步電機模型的MATLAB仿真論文資料
上傳時間： 2013-05-15
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