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位同步時鐘

  • STD標準中信號模型同步和門控機制研究

    隨著對IEEE1641標準研究的逐漸深入,信號的構建成為了研究重點。對信號模型進行同步和門控控制,可以影響到TSF(測試信號框架)模型的輸出,從而達到控制信號的目的,使測試需求更加完善以及測試過程更加精確。

    標簽: STD 標準 信號模型 門控機制

    上傳時間: 2014-01-01

    上傳用戶:YUANQINHUI

  • 用于高性能顯示接口評估板的10位接口電路板

    10位顯示接口板(DIB)的作用是協助評估AD9981或AD9980。它與評估板一起用來評估這些器件,屬于評估板套件的一部分。它是一種導管,可在任何平板顯示器、CRT、LCD(或DLP)投影儀或TFT平板(帶LVDS接口)上顯示

    標簽: 性能 顯示接口 接口電路板 評估板

    上傳時間: 2013-11-11

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  • TLV5616 12 位 3微秒 DAC 串行輸入可編程設置時間 功耗

    TLV5616 12 位 3微秒 DAC 串行輸入可編程設置時間 功耗

    標簽: 5616 TLV DAC 12

    上傳時間: 2013-11-02

    上傳用戶:xinyuzhiqiwuwu

  • 24位AD轉換器CS5361原理及應用

    CS5361 是CRYSTAL 公司推出的192kHz 采樣率、多位( 24 位) 音頻

    標簽: 5361 CS 24位 AD轉換器

    上傳時間: 2013-11-07

    上傳用戶:xauthu

  • 16位高速模數轉換模塊的設計及其動態性能測試

    本文結合研究所科研項目需要,基于16 位高速ADC 芯片LTC2204,設計了一種滿足課題要求的高速度高性能的16 位模數轉換板卡方案。該方案中的輸入電路和時鐘電路采用差分結構,輸出電路采用鎖存器隔離結構,電源電路采用了較好的去耦措施,并且注重了板卡接地設計,使其具有抗噪聲干擾能力強、動態性能好、易實現的特點。

    標簽: 模數轉換 模塊 動態 性能測試

    上傳時間: 2013-11-10

    上傳用戶:cc1

  • 基于FPGA的全新數字化PCM中頻解調器設計

    為了對中頻PCM信號進行直接解調,提出一種全新的數字化PCM中頻解調器的設計方法。在實現過程中,采用大規模的FPGA芯片對位幀同步器進行了融合,便于設備的集成化和小型化。這種新型的中頻解調器比傳統的基帶解調器具有硬件成本低和誤碼率低等優點。

    標簽: FPGA PCM 數字化 中頻

    上傳時間: 2013-12-20

    上傳用戶:jiangxiansheng

  • 一種載波同步鎖相環設計方案

    研究了一種利用corid 算法的矢量及旋轉模式對載波同步中相位偏移進行估計并校正的方法.設計并實現了基于corid 算法的數字鎖相環.通過仿真驗證了設計的有效性和高效性.

    標簽: 載波同步 設計方案 鎖相環

    上傳時間: 2013-11-21

    上傳用戶:吾學吾舞

  • 數字式液位測量儀設計

    本文設計數字式液位測量儀,采用雙差壓法對液位進行測量,有效地克服了液體密度變化對液位測量結果的影響,提高液位測量的精度。本設計的液位測量儀還能直接顯示液位高度的厘米數。關鍵詞:雙差壓法 液位測量儀 普通差壓法測量液位, 精度無法保證。本文提出雙差壓法的改進方案,以克服液體密度變化對液位測量結果的影響,提高液位測量的精度。 雙差壓法液位測量原理普通差壓法測量液位的原理:只有在液體密度ρ恒定不變的條件下,差壓△ P 才與液位高度H 呈線性正比關系,才可通過測量差壓△P 間接地獲取液位H 值。但液體密度ρ是液體組份和溫度的多元函數。當液體組份和溫度變化導致密度ρ改變時,即使液位高度H 沒有變化,也將使差壓信號△ P 改變,此時若還按原先的液體密度ρ從差壓信號△ P 計算出液位H,顯然將導致測量誤差, 嚴重時會造成操作人員的錯誤判斷。為此,本文提出采用兩個差壓傳感器,如圖1。其中差壓傳感器1 用于測量未知液位高度H 產生的差壓,即密閉容器底部和液面上方的壓力差:

    標簽: 數字式 液位 測量儀

    上傳時間: 2013-11-21

    上傳用戶:源碼3

  • 使用時鐘PLL的源同步系統時序分析

    使用時鐘PLL的源同步系統時序分析一)回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數的意義:Etch Delay:與常說的飛行時間(Flight Time)意義相同,其值并不是從仿真直接得到,而是通過仿真結果的后處理得來。請看下面圖示:圖一為實際電路,激勵源從輸出端,經過互連到達接收端,傳輸延時如圖示Rmin,Rmax,Fmin,Fmax。圖二為對應輸出端的測試負載電路,測試負載延時如圖示Rising,Falling。通過這兩組值就可以計算得到Etch Delay 的最大和最小值。

    標簽: PLL 時鐘 同步系統 時序分析

    上傳時間: 2013-11-05

    上傳用戶:VRMMO

  • 基于選擇進位32位加法器的硬件電路實現

    為了縮短加法電路運行時間,提高FPGA運行效率,利用選擇進位算法和差額分組算法用硬件電路實現32位加法器,差額分組中的加法單元是利用一種改進的超前進位算法實現,選擇進位算法可使不同的分組單元并行運算,利用低位的運算結果選擇高位的進位為1或者進位為零的運算結果,節省了進位選擇等待的時間,最后利用XILINX進行時序仿真,在FPGA上進行驗證,可穩定運行在高達50兆的頻率,理論分析與計算機仿真表明該算法切實可行、有效并且易于實現。

    標簽: 進位 加法器 硬件 電路實現

    上傳時間: 2013-12-19

    上傳用戶:jshailingzzh

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