這是一篇有關(guān)於向量信號(hào)分析儀(VSA)的文章
上傳時(shí)間： 2014-12-02
上傳用戶：klin3139
//任意給定一個(gè)信源模型，編程實(shí)現(xiàn)其二進(jìn)制Shannon編碼，輸出編碼結(jié)果并給出譯碼過(guò)程。
上傳時(shí)間： 2016-05-09
上傳用戶：lizhen9880
1.寫出Fano編碼算法。2.寫出Fano編碼算法的譯碼算法。3.任意給定一個(gè)信源模型。4.編程實(shí)現(xiàn)信源的Fano編碼和譯碼
上傳時(shí)間： 2014-01-02
上傳用戶：xymbian
1.寫出Shannon編碼算法。2.寫出Shannon編碼算法的譯碼算法。3.任意給定一個(gè)信源模型。4.編程實(shí)現(xiàn)信源的Shannon編碼和譯碼。
上傳時(shí)間： 2013-12-19
上傳用戶：陽(yáng)光少年2016
HT46R47對(duì)AC過(guò)零信號(hào)進(jìn)行檢測(cè)
上傳時(shí)間： 2014-01-08
上傳用戶：yph853211
利用LTC2624 將數(shù)位信號(hào)轉(zhuǎn)類比信號(hào)
上傳時(shí)間： 2013-12-16
上傳用戶：zl5712176
處理與接收 gps 信號(hào)的範(fàn)例碼, 使用的平臺(tái)式 HOLUX GR-86.
上傳時(shí)間： 2014-01-03
上傳用戶：lhw888
現(xiàn)代交換原理講義CH1_交換概論ch2 通信信源模型-new070327_new-2CH2_交換網(wǎng)絡(luò)ch3_Erlang拒絕和等待系統(tǒng)CH3_數(shù)字程控電話交換與電話通信網(wǎng)ch4_通信網(wǎng)絡(luò)性能分析CH4_信令系統(tǒng)CH5_分組交換與分組交換網(wǎng)ch5_網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)分析CH6_ISDN交換與綜合業(yè)務(wù)數(shù)字網(wǎng)ch7_網(wǎng)絡(luò)可靠性分析
標(biāo)簽： new CH 070327 Erlang
上傳時(shí)間： 2013-12-23
上傳用戶：jackgao
雪崩光電二極管 (APD) 接收器模塊在光纖通信繫統(tǒng)中被廣泛地使用。APD 模塊包含 APD 和一個(gè)信號(hào)調(diào)理放大器，但並不是完全獨(dú)立。它仍舊需要重要的支持電路，包括一個(gè)高電壓、低噪聲電源和一個(gè)用於指示信號(hào)強(qiáng)度的精準(zhǔn)電流監(jiān)視器
上傳時(shí)間： 2013-11-22
上傳用戶：zhangyigenius
PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)?、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
上傳用戶：pei5
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