近年來，以FPGA為代表的數字系統現場集成技術取得了快速的發展，FPGA不但解決了信號處理系統小型化、低功耗、高可靠性等問題，而且基于大規模FPGA單片系統的片上可編程系統(SOPC)的靈活設計方式使其越來越多的取代ASIC的市場。傳統的通用信號處理系統使用DSP作為處理核心，系統的可重構型不強，FPGA解決了這一問題，并且現有的FPGA中，多數已集成DSP模塊，結合FPGA較強的信號并行處理特性使其與DSP信號處理能力差距很小。因此，FPGA作為處理核心的通用信號處理系統具有很強的可實施性。 @@ 基于上述要求，作者設計和完成了一個基于多FPGA的通用實時信號處理系統。該系統采用4片XC3SD1800A作為處理核心，使用DDR2 SDRAM高速存儲實時數據。作者通過全面的分析，設計了核心板、底板和應用板分離系統架構。該平臺能夠根據實際需求進行靈活的搭配，核心板之間的數據傳輸采用了LVDS(低電壓差分信號)技術，從而使得數據能夠穩定的以非常高的速率進行傳輸。 @@ 本系統屬于高速數字電路的設計范疇，因此必須重視信號完整性的設計與分析問題，作者根據高速電路的設計慣例和軟件輔助設計的方法，在分析和論證了阻抗控制、PCB堆疊、PCB布局布線等約束的基礎上，順利地完成了PCB繪制與調試工作。 @@ 作為系統設計的重要環節，作者還在文中研究了在系統設計過程中出現的電源完整性問題，并給出了解決辦法。 @@ LVDS高速數據通道接口和DDR2存儲器接口設計決定本系統的使用性能，本文基于所選的FPGA芯片進行了詳細的闡述和驗證。并結合系統的核心板和底板，完成了應用板，視頻圖像采集、USB、音頻、LCD和LED矩陣模塊顯示等接口的設計工作，對其中的部分接口進行了邏輯驗證。 @@ 經過測試，該通用的信號處理平臺具有實時性好、通用性強、可擴展和可重構等特點，能夠滿足當前一些信號處理系統對高速、實時處理的要求，可以廣泛應用于實時信號處理領域。通過本平臺的研究和開發工作，為進一步研究和設計通用、實時信號處理系統打下了堅實的基礎。 @@關鍵詞：通用實時信號處理；FPGA；信號完整性；DDR2；LVDS
上傳時間： 2013-05-27
上傳用戶：qiaoyue
低電壓差分信號(LVDS)是一種高速點到點應用通信標準。多點LVDS (M-LVDS)則是一種面向多點應用的類似標準。LVDS和M-LVDS均使用差分信號，通過這種雙線式通信方法，接收器將根據兩個互補電信號之間的電壓差檢測數據。這樣能夠極大地改善噪聲抗擾度，并將噪聲輻射降至最低。
上傳時間： 2013-11-22
上傳用戶：fhjdliu
AD7280A菊花鏈從它監控的電池單元獲得電源。ADuM5401集成一個DC/DC轉換器，用于向ADuM1201的高壓端供電，向AD7280A SPI接口提供VDRIVE電源，以及向AD7280A菊花鏈電路提供關斷信號。如果BMS低壓端的+5 V電源被拉低，則隔離器和AD7280A菊花鏈關斷。同樣，如果來自BMC的PD信號變為低電平，通過ADG849開關路由的ADuM5401低壓電源將被拉低，這也會使隔離器和AD7280A菊花鏈發生硬件關斷。
上傳時間： 2013-12-14
上傳用戶：D&L37
LVDS和TTL板的接口定義及連接原理圖： TTL板與LVDS 相同 一、接口定義： １、 LCD MODULE與驅動板之間的信號線接口定義如下：VDS接口又稱RS-644總線接口，是20世紀90年代才出現的一種數據傳輸和接口技術。LVDS即低電壓差分信號，這種技術的核心是采用極低的電壓擺幅高速差動傳輸數據，可以實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾和低輻射等特點，其傳輸介質可以是銅質的PCB連線，也可以是平衡電纜。LVDS在對信號完整性、低抖動及共模特性要求較高的系統中得到了越來越廣泛的應用。目前，流行的LVDS技術規范有兩個標準：一個是TIA/EIA（電訊工業聯盟/電子工業聯盟）的ANSI/TIA/EIA－644標準，另一個是IEEE 1596.3標準。
上傳時間： 2013-10-14
上傳用戶：wangchong
設有一個背包可以放入的物品重量最重為s，現有n件物品，它們的重量分別為w[0]、 w[1]、w[2]、…、w[n-1]。問能否從這n件物品中選擇若干件放入此背包中，使得放入的重量之和正好為s。如果存在一種符合上述要求的選擇，則稱此背包問題有解（或稱其解為真）；否則稱此背包問題無解（或稱其解為假）。試用遞歸方法設計求解背包問題的算法。
標簽：
上傳時間： 2016-03-15
上傳用戶：bcjtao
本例展示了如何設置TIM工作在輸出比較-非主動模式（Output Compare Inactive mode），并產生相應的中斷。 TIM2時鐘設置為36MHz，預分頻設置為35999，TIM2計數器時鐘可表達為： TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz 設置TIM2_CCR1寄存器值為1000， CCR1寄存器值1000除以TIM2計數器時鐘頻率1KHz，為1000毫秒。因此，經過1000毫秒的時延，置PC.06輸出為低電平。 同理，根據寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，經過500毫秒的時延，置PC.07輸出為低電平；經過250毫秒的時延，置PC.08輸出為低電平；經過125毫秒的時延，置PC.09輸出為低電平。 輸出比較寄存器的值決定時延的大小，當計數器的值小于這個值的時候，點亮與PC.06-PC.09相連的LED；當計數器的值達到這個值得時候，產生中斷，在TIM2的4個通道相應的中斷里，把它們一一關閉。
標簽： Inactive Compare Output mode
上傳時間： 2013-12-20
上傳用戶：ghostparker
The Window Design Method The basic idea behind the design of linear-phase FIR filters using the window method is to choose a proper ideal frequency-selective filter [which always has a noncausal, infinite duration impulse response] and then truncate its impulse response hd[n] to obtain a linear-phase and causal FIR filter h[n]. To truncate the impulse response of the ideal filter a time window w[n] is used. Available windows in Matlab are rectangular [or boxcar in Matlab], bartlett, hamming, hanning
標簽： linear-phase The the filters
上傳時間： 2017-03-20
上傳用戶：PresidentHuang
The code performs a number (ITERS) of iterations of the Bailey s 6-step FFT algorithm (following the ideas in the CMU Task parallel suite). 1.- Generates an input signal vector (dgen) with size n=n1xn2 stored in row major order In this code the size of the input signal is NN=NxN (n=NN, n1=n2=N) 2.- Transpose (tpose) A to have it stored in column major order 3.- Perform independent FFTs on the rows (cffts) 4.- Scale each element of the resulting array by a factor of w[n]**(p*q) 5.- Transpose (tpose) to prepair it for the next step 6.- Perform independent FFTs on the rows (cffts) 7.- Transpose the resulting matrix The code requires nested Parallelism.
標簽： iterations performs Bailey number
上傳時間： 2014-01-05
上傳用戶：libenshu01
題目：基于51單片機的RS485從機系統設計 單片機接口資源配置： 1. 上電復位電路； 2. 晶振電路采用11.0592Mhz晶振； 3. 485接口電路（P3.7用于485芯片的收發控制，收發管腳接單片機的rxd和txd）； 4. P2口通過外部跳線接相應的高低電平，配置從機地址為組號； 5. P3.6外接一發光二極管（注意串聯電阻進行限流）； 6. P3.2外接一按鍵，斷開高電平，按下低電平； 7. 按鍵檢測采用外部中斷方式，下跳沿觸發； 8. 單片機定時器0以模式1（16位模式）工作，產生50ms的定時中斷，并在此基礎上設計一單片機內部時鐘（24小時制，能計數時、分、秒、50ms值）； 9. 單片機串行通信采用模式1非多機通信方式，采用9600波特率以串行中斷方式進行數據的收發通信，主機地址為0xF0，廣播地址為0xFF。 系統功能需求： 1. 系統配置和自檢功能： l 從機上電后進行初始化，通過讀取P2口進行從機地址配置； l 發光二極管以每秒一次的頻率閃爍（亮0.5秒，滅0.5秒）； l 檢測到一次按鍵按下操作后，熄滅發光二極管。 2. 數據接收和按鍵計時功能： l 從機接收主機程序（PC機上的串口調試程序）的按鍵允許命令幀并進行校驗； l 校驗正確并且目的地址是廣播地址或者本從機的地址，通過發光二極管長亮指示，并允許按鍵操作； l 按鍵按下后，盡可能準確記錄按鍵的動作時點（定時器的低8位、定時器的高8位、50ms值、秒、分、小時）； l 按鍵操作只能響應一次，重復按鍵操作不響應； l 按鍵的動作時點記錄后，發光二極管以每秒一次的頻率閃爍（亮0.5秒，滅0.5秒）。 3. 數據發送功能： l 從機接收主機程序發來的時鐘數據搜索命令幀并進行校驗； l 如果校驗正確并且數據幀的目的地址是本從機的地址，從機將前面記錄的按鍵動作時點數據（定時器的低8位、定時器的高8位、50ms值、秒、分、小時）按附錄中的時鐘數據返回幀的幀格式回傳給主機； l 時鐘數據返回幀回傳結束后，熄滅發光二極管。 4. 校驗和生成和檢測功能： l 發送數據幀時能自動生成數據幀校驗和； l 每幀數據在發送幀尾前，發送一字節的當前幀數據的校驗和； l 接收數據幀時能檢測校驗和并判斷接收數據是否正確。 附錄：幀定義 校驗和的計算：除去幀頭和幀尾后將幀中的其他數據求和并取低8位； 幀長：不計幀頭、幀尾和校驗和字節。 按鍵允許命令幀： 幀頭 幀長 目的地址 源地址 命令字 校驗和 幀尾 AA 04 FF F0 01 F4 66 時鐘數據搜索命令幀： 幀頭 幀長 目的地址 源地址 命令字 保留字 校驗和 幀尾 AA 05 01 F0 03 00 F9 66 時鐘數據返回幀： 幀頭 幀長 目的地址 源地址 命令字 TL0 TH0 50ms 秒 分 時 校驗和 幀尾 AA 0A F0 01 07 01 B6 09 03 00 00 C5 66 幀結構頭文件frame.h（內容如下） //幀格式定義 #define FRAME_HEAD 0xAA //幀頭 #define FRAME_FOOT 0x66 //幀尾 #define FRAME_LEN 0x00 //幀長 #define FRAME_DST_ADR 0x01 //目的地址 #define FRAME_SRC_ADR 0x02 //源地址 #define FRAME_CMD 0x03 //命令字 #define FRAME_DATA 0x04 //幀數據起始 //幀命令定義 #define READY 0x01 //按鍵允許命令 #define TIME_SERCH 0x03 //時鐘數據輪詢命令 #define TIME_BACK 0x07 //時鐘數據返回命令 //地址定義 #define BROAD_ADR 0xFF //廣播地址 #define MASTER_ADR 0xF0 //主機地址
上傳時間： 2020-06-18
上傳用戶：umuo
本文所研究的電壓可調諧帶通濾波器是射頻選頻網絡中一個重要部件，它具有帶寬小、中心頻率調諧范圍大，阻帶抑制度高、頻率調譜范圍內帶寬和濾波曲線變化很小、結構小型化等特點。在整個研究的過程中，概括起來主要做了以下幾方面的工作：1，首先從濾波器網絡設計理論入手，在耦合譜振器帶通濾波器的基礎上，簡單介紹了從低通原型濾波器到耦合諧振器可調帶通濾波器的設計過程，并通過查閱大量的資料和進行公式推導得到頻率變化和可調濾波器性能參數之間的關系公式。2，針對可調濾波器的設計，詳細研究分析了可變電容二極管在諧振回路中）的特性、介紹LC調諧濾波器的電路設計以及微帶線理論3，濾波器的設計是工作的重點，包括基本電路結構的設計、梳狀線濾波器的近似等效模型，利用ADS仿真軟件進行的優化設計和濾波器的測試工作三部分。前兩部分工作主要是在理論設計的基礎上，推算并利用軟件得出實際濾波器的各個部件更精確的值。針對所設計可調譜帶通濾波器調諧頻率范圍寬的特點，在仿真過程中采用了一些特殊的處理方法，例如改進的優化方法。第三部分的工作主要是對加工好的濾波器進行測試，并進行調試，最后分析了濾波器的某些性能不能完全滿足要求存在的原因以及對該課題的后續工作開展提供一些思路。
標簽： 射頻電調諧濾波器
上傳時間： 2022-06-20
上傳用戶：slq1234567890
<option id="egeyc"></option>