基于Verilog-HDL的硬件電路的實現(xiàn)
9.6 脈沖高電平和低電平持續(xù)時間的測量與顯示
9.6.1 脈沖高電平和低電平持續(xù)時間測量的工作原理
9.6.2 高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn)
9.6.3 改進型高低電平持續(xù)時間測量模塊的設(shè)計與實現(xiàn)
9.6.4 begin聲明語句的使用方法
9.6.5 initial語句和always語句的使用方法
9.6.6 時標信號發(fā)生模塊的設(shè)計與實現(xiàn)
9.6.7 脈沖高低電平持續(xù)時間測量的Verilog-HDL描述
9.6.8 脈沖高低電平持續(xù)時間測量的硬件實現(xiàn)
標簽：
Verilog-HDL
低電平
9.6
時間測量
上傳時間：
2013-11-30
上傳用戶：chenlong
