近年來，便攜式設備如掌上電腦、個人通信設備等電子消費產品得到了飛速發(fā)展，這些電子產品均采用鋰電池供電。鋰離子電池的電壓隨著充放電狀態(tài)的改變會發(fā)生很大變化，使得電池電壓可能高于、也可能低于系統所需電源電壓，需要升壓/降壓DCDC轉換器將變化的電池電壓轉換為穩(wěn)定的直流電壓，實現升壓模式與降壓模式之間的平滑過渡和提高過渡模式的效率是升壓/降壓DC-DC轉換器研究的熱點和難點。本文首先介紹了H橋升壓降壓轉換器的工作原理與存在的問題。系統在升壓和降壓轉換過程中，會發(fā)生跳周期現象，產生較大輸出紋波，因此本文提出在該轉換模式下，增加H橋非反相工作模式作為過渡模式，以減小系統的輸出紋波。在過渡模式下為了得到高的轉換效率，因此本文改進H橋非反相工作模式，來提高系統的轉換效率。其次，本文推導出H橋升壓/降壓轉換器的三種工作模式包括升壓模式、過渡模式、降壓模式的小信號模型，用 sisotool工具搭建系統頻域模型，確定系統的補償方案，再用 simulink搭建整個H橋升壓降壓轉換器系統，在三種工作模式下驗證補償方案。最后，本論文采用035 um TSMCCMOS工藝設計H橋升壓/降壓DCDC轉換器，可輸入電壓范圍是2.7-52V，VFB為1.2V，開關頻率范圍為300KHz-2MHz，輸出最大電流為600mA。提取電路網表，在開關頻率為1MH條件下，Hspice仿真與分析，從仿真結果上看，當輸出電阻分別為R=5.59和R=339重載情況下下，系統在升壓模式的轉換效率為91%和94%、在升壓降壓模式的轉換效率為75%和83%、在降壓模式下轉換效為73%和79%，過渡模式下的紋波為30mV：當輸出電阻R=509輕載條件下，輸入電壓分別為2.7V、3.3V、4.2V，系統的轉換效率分別為79%、65%、73%以上結果表明本文所實現的DC電路達到高效、紋波小的要求
標簽： DC-DC轉換器
上傳時間： 2022-04-08
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逆變器廣泛應用于工業(yè)生產的各個方面，數字控制具有方便實現復雜算法、抗干擾性強和產品容易升級等優(yōu)點，已成為未來逆變器的發(fā)展趨勢。使用數字技術控制設計逆變器，控制器的性能決定了逆變系統系統的性能。然而在很多高頻應用的場合，目前常用的控制器的速度往往不能完全達到要求。與傳統單片機和DSP芯片相比，FPGA器件具有更高的處理速度。同時FPGA應用在數字化逆變器設計中，還可以大大簡化控制系統結構，并可實現多種高速算法，具有較高的性價比。在逆變器的全數字化控制領域，FPGA具有很好的應用價值。 論文首先介紹了SPWM基本原理及其控制方式，SPWM的生成方法，并結合本課題給出了查表法生成SPWM波的一般方法，且以單相全橋逆變器為例進行了仿真。分析其的電路特點，建立PWM逆變器的統一電路模型、連續(xù)狀態(tài)空間以及離散狀態(tài)空間模型，在此數學模型基礎上，針對逆變器研究分析了目前用于逆變器設計的各種數字控制技術、控制方案，討論了其控制方法的優(yōu)缺點，相關控制器設計的一般問題，最后比較了其優(yōu)缺點，指出其存在的共性問題，總結了使用FPGA設計逆變器數字控制器的優(yōu)勢。然后以單相電壓型PWM逆變器為控制模型采用新型模數結合現場可編程門陣列FPGA實現數字化控制器的方案，給出了純正正弦波逆變器的設計方案。 論文詳細論述了采用模數混合型FPGA作為主控芯片的高頻逆變器設計方法與實現過程。系統主控芯片采用Fusion系列AFS600，世界上首個模數混合型FPGA。主要設計要點包括：逆變器硬件電路設計以及SPWM數字控制系統軟件設計。外圍強電電路的設計的難點在于用于前端升壓的高頻變壓器的設計以及輸出端LC濾波電感與電容的選取。另外，SPWM“H”字全橋逆變電路中的高懸浮電壓也是設計中需要值得注意的重要環(huán)節(jié)。在控制系統軟件設計方面，采用FPGA自上而下的設計方法，對其控制系統進行了功能劃分，完成了SPWM產生器以及加入死區(qū)補償的PWM發(fā)生器、和反饋等模塊的設計。 論文的結束部分給出了設計結果，并指出了進一步的工作的思路和方向。
上傳時間： 2013-05-19
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自香農先生于1948年開創(chuàng)信息論以來，經過將近60年的發(fā)展，信道編碼技術已經成為通信領域的一個重要分支，各種編碼技術層出不窮。目前廣泛研究的低密度奇偶校驗(LDCP)碼是由R.G.Gallager先生提出的一種具有逼近香農限性能的優(yōu)秀糾錯碼，并已在數字電視、無線通信、磁盤存儲等領域得到大量應用。 目前數字電視已經成為最熱門的話題之一，用手機看北京奧運，已經成為每一個中國人的夢想。最近兩年我國頒布了兩部與數字電視有關的通信標準，分別是數字電視地面?zhèn)鬏敇藴?DMB-TH)和移動多媒體(CMMB)即俗稱的手機電視標準。數字電視正與每個人走得越來越近，我國預期在2015年全面實現數字電視并停止模擬電視的播出。作為數字電視標準的核心技術之一的前向糾錯碼技術已經成為眾多科研單位的研究熱點，相應的編解碼芯片更成為重中之重。在DMB-TH標準中用到了LDPC碼和BCH碼的級聯編碼方式，在CMMB標準中用到了LDPC碼和RS碼的級聯編碼方式，在DVB-S2標準中用到了LDPC碼和BCH碼的級聯編碼方式。 本論文以目前最重要的三個與數字電視相關的標準：數字電視地面?zhèn)鬏敇藴?DMB-TH)、手機電視標準(CMMB)以及數字衛(wèi)星電視廣播標準(DVB-S2)為切入點，深入研究它們的編碼方式，設計了這三個標準中的LDPC碼編碼器，并在FPGA上實現了前兩個標準的編碼芯片，實現了DMB-TH標準中0.4、0.6以及0.8三種碼率的復用。在研究CMMB標準中編碼器設計時，提出一種改進的LU分解算法，該分解方式適合任意的H矩陣，具有一定的廣泛性。測試結果表明，芯片邏輯功能完全正確，速度和資源消耗均達到了標準的要求，具有一定的商用價值。
上傳時間： 2013-07-07
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H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節(jié)約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節(jié)約60﹪以上，對編碼的實時性有較大幫助。 為了實現實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構，并對影響編碼速度，且具有硬件實現優(yōu)越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現簡單，對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間： 2013-06-13
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H.264/AVC是由ITU和ISO兩大組織聯合組成的JVT共同制定的一項新的視頻壓縮技術標準，在較低帶寬上提供高質量的圖像傳輸是H.264/AVC的應用亮點。在同樣的視覺質量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價是計算復雜度的增加，據估計其編碼的計算復雜度大約為H.263的3倍，因此很難應用于實時視頻處理領域。針對這一現狀，業(yè)內做了大量的研究工作，力圖降低其計算復雜度和提高運行效率。比如在運動估計方面，國內外在這方面的研究已經很成熟。而針對幀內/幀間預測編碼的研究卻較少。因此研究預測模式的快速算法具有理論意義和應用價值。 本文在詳細研究H.264標準視頻壓縮編碼特點基礎上，分析了H.264幀內編碼, 幀間編碼及變換，量化技術的原理及特點，提出了一種基于局部邊緣方向信息的快速幀內模式判決算法，通過結合SAD的模式選擇方法來減少模式選擇數目。它采用了Sobel梯度算子計算當前塊的邊緣信息，累加當前塊中屬于同一方向像素點的邊緣矢量構造不同模式下的邊緣方向直方圖，以便確定最可能的預測模式。該算法有效降低了編碼器的運算復雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸的質量。 另外在幀間預測模式選擇算法方面進行了改進研究：按順序對不同類型進行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數量的同時，結合小塊模式搜索中途停止準則來確定最優(yōu)模式。仿真表明：改進算法相對與原來算法能夠節(jié)省很多的編碼時間（平均下降了49.3％），但帶來的圖像質星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點數據做一次變換，只需通過8×8次加法和2×8次移位運算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運算復雜度。 最后介紹FPGA的特點及設計流程，并實現了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實現的H.264編碼視頻處理模塊設計具備了成本低，周期短，設計方法靈活等優(yōu)點，具有廣闊的市場應用前景。 仿真表明，通過使用本文提出的幀內/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實現實時編碼。
上傳時間： 2013-07-18
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隨著通信產業(yè)的發(fā)展，尤其是今年3G牌照的發(fā)放，視頻業(yè)務在移動多媒體方面將會有更加重要的地位，所以在移動終端上實現支持高效視頻編碼標準的解碼功能就成為一項非常有實際意義的工作。 H．264作為新一代的高壓縮率的視頻標準，憑借其較高的壓縮率和優(yōu)秀圖像質量，使得H．264只要利用較小的空間就能存儲更多的視頻數據，在更低的網絡帶寬條件下提供更優(yōu)質量的視頻。然而高度的壓縮必然付出較高的硬件代價。如何能完成視頻良好解碼并能節(jié)約硬件資源成為研究熱點。 考慮到H．264視頻編解碼的計算復雜度，在硬件選擇上一般比較注重高性能處理器的選擇。計算目前主流的實現方式包括ASIC的專用集成芯片實現或者是DSP的軟件實現。ARM處理器伴隨技術的進步，尤其是對支持數字信號處理的功能加強后，在視頻編解碼領域的應用也越來越廣泛。 本文以WindowsCE5．0和S3C2440A嵌入式平臺作為H．264解碼器的載體，研究的代碼版本是t264-src-0．14，主要進行了以下幾個方面的工作： 研究了H．264視頻壓縮標準和它的體系結構，尤其是對解碼器部分進行了硬件要求的分析。 深入研究了WINCE5．0和ARM結合的平臺特性，根據實際的硬件平臺需要，定制了相應的操作系統。 完成了基于T264代碼的解碼庫在WINCE5．0下的移植，并進行了相應的代碼和算法的優(yōu)化并完成了基于WINCE5．0操作系統下播放程序的編寫。 通過實驗數據證明，在基于單核的ARM芯片中，主要靠軟件進行QCIF格式的H．264視頻解碼從而獲得良好播放效果的方法是有效的。
上傳時間： 2013-07-24
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隨著數字電視日益深入人心，高清概念越來越為人所熟知。帶有高清視頻功能的產品已經逐步走向人們的工作和生活，高清視頻處理已經從理論研究走向系統實際應用。毫無疑問，無論是從觀眾的視覺還是從產業(yè)的角度來看，高清視頻已經成為數字視頻技術發(fā)展的必然趨勢。本文研究了整個編解碼系統中ARM控制模塊的軟件設計，最終完成以PC機為終端控制平臺，經ARM控制模塊將命令發(fā)送給核心編解碼芯片MB86H51，使其完成相應的操作。、本文主要的工作有如下幾個方面： 1、根據ARM各型號芯片的特點，結合本系統的實際需求，最終選定Atmel公司的AT91SAM9261作為ARM控制板的核心處理芯片，并深入了解該芯片的工作原理和內部結構。 2、根據本系統中所選用的DataFlash型號及外圍電路連接情況等諸多因素，并結合Atmel公司所提供的AT91SAM9261一級BootLoader參考代碼，編寫調試符合本系統啟動運行的一級BootLoader引導程序，也稱為Bootstrap引導程序，最終成功實現引導U-Boot程序。 3、深入分析了U-Boot和Linux的體系結構和編譯過程，結合AT91SAM9261芯片的特點和實際外圍電路的連接情況，修改U-Boot和Linux中主要的編譯參數，并進行重新編譯，最終成功移植到系統板中。 4、在ITU-T提供的H.264標準的參考解碼程序JM8.6的基礎上，詳細研究了H.264視頻編碼標準以及具體的解碼器結構和解碼流程，并結合DirectX技術，開發(fā)了一款基于PC機的H.264解碼播放器，用于驗證存儲在PC機上的H.264壓縮碼流的正確性。
上傳時間： 2013-04-24
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EasyJTAG-H仿真器支持ARM7系列和ARM9的部分芯片，支持ADS1.2集成開發(fā)環(huán)境，該文檔纖細介紹了其安裝和應用。-EasyJTAG
標簽： EasyJTAG-H
上傳時間： 2013-05-31
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H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節(jié)約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節(jié)約60﹪以上，對編碼的實時性有較大幫助。 為了實現實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構，并對影響編碼速度，且具有硬件實現優(yōu)越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現簡單，對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間： 2013-05-25
上傳用戶：refent
隨著科學技術的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統在工業(yè)生產、日常生活、警備與軍事方面的應用越來越廣泛。采用基于 FPGA 的SOPC技術、H．264壓縮編碼技術和網絡傳輸控制技術實現網絡視頻監(jiān)控系統，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學術意義與實用意義， 本課題所設計的網絡視頻監(jiān)控系統由以Nios Ⅱ為核心的嵌入式圖像服務器、相關網絡設備與若干PC機客戶端組成。嵌入式圖像服務器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網絡。PC機客戶端可通過網絡對服務器進行遠程訪問，接收編碼數據，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現場情況， 在嵌入式圖像服務器設計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構建圖像采集子系統，采用雙緩存乒乓交換的方法設計圖像采集用戶自定義模塊。接著設計雙Nios Ⅱ架構的SOPC系統，闡述了雙軟核設計中定制連接、內存芯片共享、數據搬移、通信與互斥的解決方法。同時完成了網絡服務器的設計，采用μC/OS-Ⅱ進行多任務的管理與調度， H．264視頻壓縮編解碼算法設計與實現是本文的重點。文中首先分析H．264．標準，規(guī)劃編解碼器結構。接著設計了16×16幀內預測算法，并設計宏塊掃描方式，采用兩次判決策略進行預測模式選擇。然后設計4×4子塊掃描方式，編寫整數變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結合的方案，針對除拖尾系數之外的非零系數值編碼子算法，實現了一種基于表示范圍判別的編碼方法。最后設計了網絡傳輸的碼流組成格式，并針對編碼算法設計相應解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務器與若干客戶端接入網絡進行聯合調試，構建完整的網絡視頻監(jiān)控系統， 實驗結果表明，本系統視頻壓縮率高，監(jiān)控圖像質量良好，充分證明了系統軟硬件與圖像編解碼算法設計成功。本系統具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。
標簽： FPGA 264 網絡視頻監(jiān)控 實現研究
上傳時間： 2013-08-03
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