第一章 51單片機(jī)c語(yǔ)言編程介紹這是一本關(guān)于 Intel 80C51 以及廣大的 51 系列單片機(jī)的書 這本書介紹給讀者一些新的技術(shù) 使你的 8051 工程和開發(fā)過程變得簡(jiǎn)單 請(qǐng)注意 這本書的目的可不是教你各種8051 嵌入式系統(tǒng)的解決方法為使問題討論更加清晰 在適當(dāng)?shù)牡胤浇o出了程序代碼 我們以討論項(xiàng)目的方法來說明每章碰到的問題 所有的代碼都可在附帶的光盤上找到 你必須熟系 C 和 8051匯編 因?yàn)楸緯皇且槐綜和匯編的指導(dǎo)書 你可以買到不少關(guān)于ANSI C的書 最佳選擇當(dāng)然是Intel的數(shù)據(jù)書 可從你的芯片供應(yīng)商處免費(fèi)索取 和隨編譯工具附送的手冊(cè)附送光盤中有我為這本書編寫和收集的程序 這些程序已經(jīng)通過測(cè)試 這并不意味著你可以隨時(shí)把這些程序加到你的應(yīng)用系統(tǒng)或工程中 有些地方必須首先經(jīng)過修改才能結(jié)合到你的程序中這本書將教你充分使用你的工具 如果你只有 8051 的匯編程序 你也可以學(xué)習(xí)該書和使用這些例子 但是你必須把 C 語(yǔ)言的程序裝入你的匯編程序中 這對(duì)懂得 C 語(yǔ)言和 8051匯編程序指令的人來說并不是一件困難的事如果你有 C 編譯器的話 那恭喜你 使用 C 語(yǔ)言進(jìn)行開發(fā)是一個(gè)好的決定 你會(huì)發(fā)現(xiàn)使用 C 進(jìn)行開發(fā)將使你的工程開發(fā)和維護(hù)的時(shí)間大大減少 如果你已經(jīng)擁有 Keil C51 那你已經(jīng)選擇了一個(gè)非常好的開發(fā)工具 我發(fā)現(xiàn) Keil 軟件包能夠提供最好的支持 本書支持Keil C 的擴(kuò)展 如果你有其它的開發(fā)工具像 Archimedes 和 Avocet 這本書也能很好地為你服務(wù) 但你必須根據(jù)你所用的開發(fā)工具改變一些 Keil 的特殊指令在書的一些地方有硬件圖 實(shí)例程序在這些硬件上運(yùn)行 這些圖繪制地不是很詳細(xì)主要是方框圖 但足以使讀者明白軟件和硬件之間的接口讀者應(yīng)該把這本書看成工具書 而不是用來學(xué)習(xí)各種系統(tǒng)設(shè)計(jì) 通過本書 你可以了解給定一定的硬件和軟件設(shè)計(jì)之后 8051 的各種性能 希望你能從本書中獲取靈感 并有助于你的設(shè)計(jì) 使你豁然開朗 當(dāng)然 我希望你也能夠從本書中學(xué)到有用的知識(shí) 使之能夠提升你的設(shè)計(jì)
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51 系列單片機(jī) 這是一本關(guān)于Intel 80C51 以及廣大的51 系列單片機(jī)的書這本書介紹給讀者一些新的技術(shù)使你的8051 工程和開發(fā)過程變得簡(jiǎn)單請(qǐng)注意這本書的目的可不是教你各種8051 嵌入式系統(tǒng)的解決方法為使問題討論更加清晰在適當(dāng)?shù)牡胤浇o出了程序代碼我們以討論項(xiàng)目的方法來說明每章碰到的問題所有的代碼都可在附帶的光盤上找到你必須熟系C 和8051 匯編因?yàn)楸緯皇且槐綜 和匯編的指導(dǎo)書你可以買到不少關(guān)于ANSI C 的書最佳選擇當(dāng)然是Intel的數(shù)據(jù)書可從你的芯片供應(yīng)商處免費(fèi)索取和隨編譯工具附送的手冊(cè)附送光盤中有我為這本書編寫和收集的程序這些程序已經(jīng)通過測(cè)試這并不意味著你可以隨時(shí)把這些程序加到你的應(yīng)用系統(tǒng)或工程中有些地方必須首先經(jīng)過修改才能結(jié)合到你的程序中這本書將教你充分使用你的工具如果你只有8051 的匯編程序你也可以學(xué)習(xí)該書和使用這些例子但是你必須把C 語(yǔ)言的程序裝入你的匯編程序中這對(duì)懂得C 語(yǔ)言和8051匯編程序指令的人來說并不是一件困難的事如果你有C 編譯器的話那恭喜你使用C 語(yǔ)言進(jìn)行開發(fā)是一個(gè)好的決定你會(huì)發(fā)現(xiàn)使用C 進(jìn)行開發(fā)將使你的工程開發(fā)和維護(hù)的時(shí)間大大減少如果你已經(jīng)擁有Keil C51 那你已經(jīng)選擇了一個(gè)非常好的開發(fā)工具我發(fā)現(xiàn)Keil 軟件包能夠提供最好的支持本書支持Keil C 的擴(kuò)展如果你有其它的開發(fā)工具像Archimedes 和Avocet 這本書也能很好地為你服務(wù)但你必須根據(jù)你所用的開發(fā)工具改變一些Keil 的特殊指令在書的一些地方有硬件圖實(shí)例程序在這些硬件上運(yùn)行這些圖繪制地不是很詳細(xì)主要是方框圖但足以使讀者明白軟件和硬件之間的接口讀者應(yīng)該把這本書看成工具書而不是用來學(xué)習(xí)各種系統(tǒng)設(shè)計(jì)通過本書你可以了解給定一定的硬件和軟件設(shè)計(jì)之后8051 的各種性能希望你能從本書中獲取靈感并有助于你的設(shè)計(jì)使你豁然開朗當(dāng)然我希望你也能夠從本書中學(xué)到有用的知識(shí)使之能夠提升你的設(shè)計(jì)
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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語(yǔ)（primitive）; - 提供了雙向通路和電阻器件的原語(yǔ); - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。
標(biāo)簽： Verilog_HDL
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