J2EE高校學籍管理信息系統的設計及實現 本文中的學籍信息管理系統將 Mvc 以ModelViewControl) 模式和J2EE相結合，使界面與業務邏輯徹底分離，在系統架構中各司其職、互不干涉，具有較強的伸縮性、 通用性和可操作性。 文中用統一建模語言UML對系統進行詳細分析，并給出了系統的具體設計， 包括系統結構設計、數據庫 設計、信息安全訪問設計等。 此外，本文還著重描述了系統實現過程中的一些關鍵技術， 包括在系統數據訪問，實 現的 相關技術( 如 數據庫連接池技術) 以 及加密技術等。 系統采用基于J ZE E 多層結構，各項應用均在We b上展開，通過We b方式完成用 戶與系統的交互。瀏覽器層為用戶提供可視化圖形界面 We b服務層響應客戶請求，為 客戶提供所請求的數據 應用服務層進行應用邏輯計算，完成瀏覽器請求的相應的商業 計算和業務數據操作 數據庫層存儲、管理數據信息。采用多層結構的方式使得系統具 有很強的伸縮性、通用性、兼容性和可操作性，每一層能夠專注于特定的角色和功能。 系統的實現中采用J a va 的加密技術完成用戶信息的加密、 認證功能 采用數據庫連接池 技術提高系統的數據庫訪問效率等。
標簽： J2EE ModelViewControl Mvc 管理信息系統
上傳時間： 2016-06-01
上傳用戶：離殤
1.對染噪doppler信號進行小波包3層分解：分解層次j=1,2時，都是信號的概貌；當j=3時，反映概貌的已幾乎不含噪聲分量，而其它噪聲分量的幅值已很小。 2.對加噪Blocks信號進行不同閾值及不同閾值的使用方式降噪。
上傳時間： 2016-08-08
上傳用戶：thesk123
本程序使用數值分析的方法找出任意函數指定區間內的所有實根。算法是通過一系列Chebyshev多項式畢竟目標函數，然后使用一種高效的數值分析方法(J.P. Boyd [see Appl. Num. Math. 56 pp.1077-1091 (2006)])求解出逼近函數的根。
上傳時間： 2015-04-02
上傳用戶：chen971103
實驗源代碼 //Warshall.cpp #include<stdio.h> void warshall(int k,int n) { int i , j, t; int temp[20][20]; for(int a=0;a<k;a++) { printf("請輸入矩陣第%d 行元素:",a); for(int b=0;b<n;b++) { scanf ("%d",&temp[a][b]); } } for(i=0;i<k;i++){ for( j=0;j<k;j++){ if(temp[ j][i]==1) { for(t=0;t<n;t++) { temp[ j][t]=temp[i][t]||temp[ j][t]; } } } } printf("可傳遞閉包關系矩陣是:\n"); for(i=0;i<k;i++) { for( j=0;j<n;j++) { printf("%d", temp[i][ j]); } printf("\n"); } } void main() { printf("利用 Warshall 算法求二元關系的可傳遞閉包\n"); void warshall(int,int); int k , n; printf("請輸入矩陣的行數 i: "); scanf("%d",&k); 四川大學實驗報告 printf("請輸入矩陣的列數 j: "); scanf("%d",&n); warshall(k,n); }
上傳時間： 2016-06-27
上傳用戶：梁雪文以
摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
最小重量機器設計問題 設某一機器由n個部件組成，每一種部件都可以從m個不同的供應商處購得。設w(i,j)是從供應商j處購得的部件i的重量,C(i,j)是相應的價格。 設計一個優先列式分支限界法，給出總價格不超過c的最小重量機器設計。
上傳時間： 2014-01-22
上傳用戶：stewart·
GPRS_CHT技術文檔，包括主要詳細介紹GPRS的通訊協定，內容包括GPRS 所要提供的功能、系統架構、 各個網路元件、各元件間定義的介面、計費系統與GSM 演進為GPRS 所採 行的方式。其中GPRS 介面部份，抽出來獨立成為GPRS_Interface 檔案
上傳時間： 2014-01-20
上傳用戶：huannan88
定時器程序 采用89c2051 2001.10 ****************** ****************** 偽定義 ****************** SL EQU 30H SL存放秒的個位數 SH EQU 31H SH存放秒的十位數 ML EQU 32H ML存放分的個位數 MH EQU 33H MH存放分的十位數 HL EQU 34H HL存放時的個位數 HH EQU 35H HH存放時的十位數
上傳時間： 2014-01-04
上傳用戶：qq1604324866
有限元求解柏松方程。本文采用FORTRAN語言編制程序。程序中大部分變量采用有名公共區存儲方式存儲，這樣可以減少內存占用量。 IFG：生成有限元網格信息，即元素節點局部編碼與總體編碼對照表，節點實際坐標，邊界節點編碼與邊界點上的已知值 GKD：生成總剛一維存儲對角元的地址，計算總剛一維存儲長度 FIXP：設置已知節點函數值 GK(NI,NJ,ADJ,AIJ)：單元剛度矩陣計算 GF(NI,N,M,LE,YI,FE)：單元列陣的計算 AK(I,J,AIJ)：總剛度矩陣元素迭加 QEB：總剛度矩陣和總列陣合成 BDE：邊界條件處理 SOLGS：Gauss-Seidel迭代法求解方程組 UDIFF(NI,NFLAG,UDIF,LE,ADJ)：標準元素內形狀函數導數計算 DIFF：節點上 ， 加權平均
上傳時間： 2017-09-12
上傳用戶：erkuizhang
有限元求解柏松方程。本文采用FORTRAN語言編制程序。程序中大部分變量采用有名公共區存儲方式存儲，這樣可以減少內存占用量。 IFG：生成有限元網格信息，即元素節點局部編碼與總體編碼對照表，節點實際坐標，邊界節點編碼與邊界點上的已知值 GKD：生成總剛一維存儲對角元的地址，計算總剛一維存儲長度 FIXP：設置已知節點函數值 GK(NI,NJ,ADJ,AIJ)：單元剛度矩陣計算 GF(NI,N,M,LE,YI,FE)：單元列陣的計算 AK(I,J,AIJ)：總剛度矩陣元素迭加 QEB：總剛度矩陣和總列陣合成 BDE：邊界條件處理 SOLGS：Gauss-Seidel迭代法求解方程組 UDIFF(NI,NFLAG,UDIF,LE,ADJ)：標準元素內形狀函數導數計算 DIFF：節點上 ， 加權平均
上傳時間： 2017-09-12
上傳用戶：問題問題
