a_bit equ 20h ;個(gè)位數(shù)存放處
b_bit equ 21h ;十位數(shù)存放處
temp equ 22h ;計(jì)數(shù)器寄存器
star: mov temp,#0 ;初始化計(jì)數(shù)器
stlop: acall display
inc temp
mov a,temp
cjne a,#100,next ;=100重來(lái)
mov temp,#0
next: ljmp stlop
;顯示子程序
display: mov a,temp ;將temp中的十六進(jìn)制數(shù)轉(zhuǎn)換成10進(jìn)制
mov b,#10 ;10進(jìn)制/10=10進(jìn)制
div ab
mov b_bit,a ;十位在a
mov a_bit,b ;個(gè)位在b
mov dptr,#numtab ;指定查表啟始地址
mov r0,#4
dpl1: mov r1,#250 ;顯示1000次
dplop: mov a,a_bit ;取個(gè)位數(shù)
MOVC A,@A+DPTR ;查個(gè)位數(shù)的7段代碼
mov p0,a ;送出個(gè)位的7段代碼
標(biāo)簽：
直接驅(qū)動(dòng)
數(shù)碼管
計(jì)數(shù)器
程序
上傳時(shí)間：
2013-11-06
上傳用戶：lx9076
PCB LAYOUT技術(shù)大全---初學(xué)者必看！
PROTEL相關(guān)疑問(wèn)
1.原理圖常見(jiàn)錯(cuò)誤：
（1）ERC報(bào)告管腳沒(méi)有接入信號(hào)：
a. 創(chuàng)建封裝時(shí)給管腳定義了I/O屬性;
b.創(chuàng)建元件或放置元件時(shí)修改了不一致的grid屬性,管腳與線沒(méi)有連上;
c. 創(chuàng)建元件時(shí)pin方向反向,必須非pin name端連線。
（2）元件跑到圖紙界外：沒(méi)有在元件庫(kù)圖表紙中心創(chuàng)建元件。
（3）創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb：生成netlist時(shí)沒(méi)有選擇為global。
（4）當(dāng)使用自己創(chuàng)建的多部分組成的元件時(shí),千萬(wàn)不要使用annotate.
2.PCB中常見(jiàn)錯(cuò)誤：
（1）網(wǎng)絡(luò)載入時(shí)報(bào)告NODE沒(méi)有找到：
a. 原理圖中的元件使用了pcb庫(kù)中沒(méi)有的封裝;
b. 原理圖中的元件使用了pcb庫(kù)中名稱不一致的封裝;
c. 原理圖中的元件使用了pcb庫(kù)中pin number不一致的封裝。如三極管：sch中pin number 為e,b,c, 而pcb中為1,2,3。
標(biāo)簽：
LAYOUT
PCB
初學(xué)者
上傳時(shí)間：
2013-10-20
上傳用戶：kbnswdifs
