UBoot源碼分析及在S3C2440的移植過程
上傳時間： 2013-04-24
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互聯網、移動通信、星基導航是21世紀信息社會的三大支柱產業，而GPS系統的技術水平和發展歷程代表著全世界衛星導航系統的發展狀況。目前，我國已經成為GPS的使用大國，衛星導航產業鏈也已基本形成。然而，我們對GPS核心技術(即如何捕獲衛星信號并保持對信號的跟蹤)的研究還不夠深入，我國GPS產品的核心部分多數還是靠進口。因此，對GPS核心技術的研究是非常緊迫的。 本文首先介紹了GPS的定位原理，之后闡述了GPS接收機的基本原理一直接擴頻通信和GPS信號的結構與特性。從這些方面出發研究接收機基帶處理器的捕獲與跟蹤設計方案。 設計過程中，先詳細分析了滑動相關的捕獲算法和基于FFT的快速捕獲算法，并利用matlab進行了驗證。由于前者靈活性好且可捕獲到高精度的碼相位和載波頻率，適合于本文的硬件接收機，所以本文確定了滑動相關的捕獲方案。 接著分析了跟蹤環路的特點，跟蹤模塊采用碼跟蹤環和載波跟蹤環耦合的方法實現。由于GPS系統通常工作在非常低的信噪比環境中，而非相干環在低信噪比下環路跟蹤性能較好，所以碼跟蹤環采用非相干(DDLL)環實現。這種跟蹤環路采用的鑒相器是能量鑒相器，對數據的調制和載波相位都不敏感，鑒相器不會產生不確定量。由于輸入信號存在180°相位翻轉，而COSTAS鎖相環允許數據調制，對I支路和Q支路信號的180°相位翻轉不敏感，所以載波跟蹤環采用COSTAS鎖相環實現。上述算法在matlab環境下得到了驗證。 基帶處理器電路的主要模塊在Quartus II8.0開發平臺上利用VHDL硬件描述語言實現。然后利用EDA仿真工具ModelSim-Altera6.1g進行了邏輯仿真。本設計滿足系統功能和性能的要求，可以直接用于實時GPS接收機系統的設計中，為自主設計GPS接收機奠定了基礎。 最后，由于在弱電磁環境下，捕獲失鎖后32PPS信號會丟失。所以設計了一個能授時和守時的算法去得到與GPS時同步的精確授時秒信號。并且實現了這個算法。
上傳時間： 2013-04-24
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擴頻通信系統與常規的通信系統相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優點，在近年來得到了迅速的發展。論文針對直擴通信系統中偽碼和載波同步問題而展開，研究了直擴系統的結構、性能及完成了相關參數的計算，改進了包絡算法，設計了解擴和解調器，最后用ISE9.1實現了解擴和解調器的仿真波形，驗證了設計的正確性。 論文研究了擴頻通信系統的特點、國內外發展現狀及理論基礎，完成了DS-QPSK接收機的解擴器和解調器的設計與實現。解擴器主要圍繞著偽碼的捕獲與跟蹤這一核心，分析了解擴器的結構、性能及其完成了相關參數的計算，完成了數字下變頻器、偽碼發生電路、偽碼相關積分提取電路、多通道快碼捕獲電路、偽碼跟蹤鑒相電路、偽碼時鐘調整電路的設計，并在ISE9.1編程綜合得到仿真結果，驗證了設計的正確性。由于相關積分包絡算法是整個系統的基礎和核心，為了減少時延和系統所占硬件資源，改進了包絡算法并得到了仿真驗證。結果表明，它不但減少了硬件資源的占用、縮短了延時，而且對整個系統的優化起著決定性的作用。論文給出了偽碼同步的仿真結果及資源占用情況，有力地說明了解擴器占用資源少、時延短等特點。 解調器研究了頻偏及載波相位誤差對信號的影響及同步方案，完成了數控振蕩器、反正切鑒頻器、環路濾波器的設計并得到了相關的仿真波形，實現了載波的跟蹤，給出了仿真結果及資源占用情況，對系統實現過程中的一些經驗進行了總結。最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-06-13
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全球定位系統(Global Positioning System—GPS)是新一代衛星導航定位系統，具有全球、全天候、連續、高精度導航與定位功能，能夠為廣大用戶提供精確的三維坐標、速度和時間信息。因此，GPS系統被廣泛地應用于生活中的各個領域。GPS系統用戶主要是各種型號的接收機，而捕獲跟蹤技術是接收機的關鍵技術，同時也是一個技術難點。在GPS接收機中，導航電文是用戶定位和導航的數據基礎，為了得到導航電文必須要對GPS信號進行捕獲跟蹤。本文詳細研究了GPS信號捕獲跟蹤技術，并進行了FPGA設計。 @@ 本文首先概述了GPS系統信號結構和GPS接收機工作原理，對GPS信號調制機理進行詳細地闡述，重點分析了C/A碼生成原理和特性。 @@ 其次敘述了GPS信號捕獲的基礎理論，重點研究時域滑動相關捕獲方法，深入分析其算法和性能。用MATLAB中Simulink軟件包搭建了可自由修改參數的GPS中頻發生器，并在此平臺上，對GPS信號時域滑動相關捕獲算法進行仿真與分析。 @@ 接著重點研究了GPS信號跟蹤技術，系統分析碼跟蹤環路和載波跟蹤環路結構框圖以及算法。在碼跟蹤環路方面，選用并分析了能分離載波的非相干超前滯后碼鎖定環的工作機理。在載波跟蹤環路中選用對導航電文數據相位翻轉不敏感的科斯塔斯環，并用數學模型分析GPS信號的解調過程。之后對整個跟蹤環路進行MATLAB仿真，結果表明環路參數設計滿足要求，并能成功解調出GPS導航電文。 @@ 最后本文在QuartusII環境下完成對GPS信號捕獲跟蹤系統的FPGA設計。根據對相關器硬件結構框架，對算法中各個模塊的實現進行詳細的說明，包括頂層設計到CA碼、NCO等重要模塊設計，并給出了仿真結果。 @@關鍵詞：GPS接收機；捕獲；跟蹤；MATLAB仿真：FPGA
上傳時間： 2013-06-16
上傳用戶：jacking
隨著電子技術的快速發展，各種電子設備對時間精度的要求日益提升。在衛星發射、導航、導彈控制、潛艇定位、各種觀測、通信等方面，時鐘同步技術都發揮著極其重要的作用，得到了廣泛的推廣。對于分布式采集系統來說，中心主站需要對來自于不同采集設備的采集數據進行匯總和分析，得到各個采集點對同一事件的采集時間差異，通過對該時間差異的分析，最終做出對事件的準確判斷。如果分布式采集系統中的各個采集設備不具有統一的時鐘基準，那么得到的各個采集時間差異就不能反映出實際情況，中心主站也無法準確地對事件進行分析和判斷，甚至得出錯誤的結論。因此，時鐘同步是分布式采集系統正常運作的必要前提。 目前國內外時鐘同步領域常用的技術有GPS授時技術，鎖相環技術和IRIG-B 碼等。GPS授時技術雖然精度高，抗干擾性強，但是由于需要專用的GPS接收機，若單純使用GPS 授時技術做時鐘同步，就需要在每個采集點安裝接收機，成本較高。鎖相環是一種讓輸出信號在頻率和相位上與輸入參考信號同步的技術，輸出信號的時鐘準確度和穩定性直接依賴于輸入參考信號。IRIG-B 碼是一種信息量大，適合傳輸的時間碼，但是由于其時間精度低，不適合應用于高精度時鐘同步的系統。基于上述分析，本文結合這三種常用技術，提出了一種基于FPGA的分布式采集系統時鐘同步控制技術。該技術既保留了GPS 授時的高精確度和高穩定性，又具備IRIG-B時間碼易傳輸和低成本的特性，為分布式采集系統中的時鐘同步提供了一種新的解決方案。 本文中的設計采用了Ublox公司的精確授時GPS芯片LEA-5T，通過對GPS芯片串行時間信息解碼，獲得準確的UTC時間，并實現了分布式采集系統中各個采集設備的精確時間打碼。為了能夠使整個分布式采集系統具有統一的高精度數據采集時鐘，本論文采用了數模混合的鎖相環技術，將GPS 接收芯片輸出的高精度秒信號作為參考基準，生成了與秒信號高精度同步的100MHZ 高頻時鐘。本文在FPGA 中完成了IRIG-B 碼的編碼部分，將B 碼的準時標志與GPS 秒信號同步，提高了IRIG-B 碼的時間精度。在分布式采集系統中，IRIG-B時間碼能直接通過串口或光纖將各個采集點時間與UTC時間統一，節約了各點布設GPS 接收機的高昂成本。最后，通過PC104總線對時鐘同步控制卡進行了數據讀取和測試，通過實驗結果的分析，提出了改進方案。實驗表明，改進后的時鐘同步控制方案具有很高的時鐘同步精度，對時鐘同步技術有著重大的推進意義！
上傳時間： 2013-08-05
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這是我們的電路分析課件，希望能幫到正在學將要學想要學這門課的同志們
標簽： 電路分析基礎
上傳時間： 2013-06-10
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卷積碼是廣泛應用于衛星通信、無線通信等多種通信系統的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現結構比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術的不斷發展，使用FPGA實現Viterbi譯碼器的設計方法逐漸成為主流。不同通信系統所選用的卷積碼不同，因此設計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統的應用需求，具有很重要的現實意義。 本文設計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎上，重點研究了Viterbi譯碼器核心組成模塊的電路實現算法。本設計中分支度量計算模塊采用只計算可能的分支度量值的方法，節省了資源；加比選模塊使用全并行結構保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結構，大大提高了譯碼速度。在Xilinx ISE8.2i環境下，用VHDL硬件描述語言編寫程序，實現(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎上，擴展了Viterbi譯碼器的通用性，使其能夠對不同的卷積碼譯碼。譯碼器根據不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數。 本文用Simulink搭建編譯碼系統的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達200MHz。在FPGA和DSP組成的硬件平臺上進一步測試譯碼器，譯碼器運行穩定可靠。最后，使用Simulink產生的數據對本文設計的Viterbi譯碼器的譯碼性能進行了分析，仿真結果表明，在同等條件下，本文設計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當。
上傳時間： 2013-06-24
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隨著科學技術的飛速發展，電子測量技術被廣泛應用在電子、機械、醫療、測控及航天等各個領域，而電子測量技術要用到各種形式的高質量信號源，因此任意波形發生器的研制就具有非常重要的現實意義。 本文便是基于DDS(DirectDigitalSynthesis)技術進行任意波形發生器研制的。要求可以產生正弦波、方波、三角波與鋸齒波等常規波形，而且能夠產生任意波形，從而滿足研究的需要。具體工作如下： (一)介紹國內外關于任意波形發生器研究的發展情況，闡述頻率合成技術的各種方式與技術對比情況，并選定直接數字頻率合成技術進行研制。 (二)介紹系統的硬件設計構成與功能實現，并對系統部件進行逐一細述。選用單片機作為控制模塊，使用FPGA實現DDS功能作為技術核心，并對外圍電路的設計與接口技術進行分析。 (三)講述DDS的工作原理、工作特點與技術指標，并基于FPGA芯片EP1C3T144C8進行設計，通過使用相位累加器與波形ROM等模塊，實現DDS功能。同時輔以使能模塊與行列式鍵盤，實現各種波形的靈活輸出。 (四)給出系統產生的測試數據，并對影響頻譜純度的雜散與噪聲產生的原因進行分析。
上傳時間： 2013-04-24
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并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經嚴重阻礙了系統性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數據傳輸，內置數據/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領域廣泛應用，但國內尚無獨立研發的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協議進行了詳細的分析，建立了SATA IP CORE的層次結構，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現該IPCORE所選擇的開發工具、開發語言和所選用的芯片；在此基礎上著重闡述協議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現了1.5Gbps的串行傳輸鏈路；設計滿足協議需求、適合FPGA設計的并行結構，實現了多狀態機的協同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統不同部分復雜度的不同，設計采用部分流水線結構；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調試與測試，使得調試工作方便快捷、測試數據準確；嚴格按照SATA1.0a協議實現了SATA設備端IP CORE的設計。 最終測試數據表明，本論文設計的基于FPGA的SATA IP CORE滿足協議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優點，在固態電子硬盤SSD(Solid-State Disk)開發中應用本設計，將使開發變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
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本論文基于直接擴頻通信的理論設計了一種全數字的中頻接收機，使用Xilinx公司的FPGA芯片xc3s400作為接收機的主芯片，實現中頻數字信號的下變頻，基帶解調，PN碼的捕獲及跟蹤環路的設計并給出了它們的具體設計步驟及RTL級邏輯電路圖。本文對于數字下變頻器的設計、數字抑制載波恢復環的設計進行了詳細的論述，還使用Matlab中的Simulink對本接收機系統所要使用的全數字Costas環進行了功能仿真并給出了仿真結果。 本文使用高速模數轉換器AD9601對中頻模擬信號進行采樣，最后再用高速數模轉換器AD9740還原出原始信息，并給出了它們與核心芯片xc3s400的接口設計方法及原理電路圖。
上傳時間： 2013-07-30
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