非接觸感應式靜電測量儀表，讀數要經過乘數k與測量距離d的關系換算才能得出被測靜電體的靜電電壓，為解決這一人工換算及測量過程繁瑣問題，提出了利用超聲測距技術與非接觸式靜電測量技術一體化靜電測量方式及其設計方法，研究了超聲測距技術用于非接觸式靜電測量一體化設計的參數與精度要求和相對測距方法應用，進行了超聲測距與非接觸式靜電測量一體化原理與整機結構設計的可行性驗證。
上傳時間： 2013-11-03
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PCB的可制造性與可測試性，很詳細的pcb學習資料。
上傳時間： 2015-01-01
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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本資料是關于Nexys3板卡的培訓資料。Nexys 開發板是基于最新技術Spartan-6 FPGA的數字系統開發平臺。它擁有48M字節的外部存儲器（包括2個非易失性的相變存儲器），以及豐富的I/O器件和接口，可以適用于各式各樣的數字系統。 板上自帶AdeptTM高速USB2接口可以為開發板提供電源，也可以燒錄程序到FPGA，用戶數據的傳輸速率可以達到38M字節/秒。 Nexys3開發板可以通過添加一些低成本的外設Pmods （可以多達30幾個）和Vmods （最新型外設）來實現額外的功能，例如A/D和D/A轉換器，線路板，電機驅動裝置，和實現裝置等等。另外，Nexys3完全兼容所有的賽靈思工具，包括免費的WebPackTM，ChipscopeTM，EDKTM（嵌入式處理器設計套件），以及其他工具。 圖 Nexys3板卡介紹
上傳時間： 2013-10-24
上傳用戶：caiqinlin
為了實現對非相干雷達的接收相參處理，基于數字穩定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言，設計了一種基于FPGA的DSU硬件實現方法。實驗結果表明基于FPGA的DSU方法可以提高程序的執行效率和系統的實時性，可實現非相參雷達的相參化功能。
上傳時間： 2013-11-23
上傳用戶：shengyj12345
撓性印制板很容易在大應力的作用下造成開裂或斷裂，在設計時常在拐角處采用抗撕裂結構設計以更好地改善FPC的抗撕裂的性能。
上傳時間： 2013-11-20
上傳用戶：kelimu
本應用指南講述一種實用的 MicroBlaze™ 系統，用于在非易失性 Platform Flash PROM 中存儲軟件代碼、用戶數據和配置數據，以簡化系統設計和降低成本。另外，本應用指南還介紹一種可移植的硬件設計、一個軟件設計以及在實現流程中使用的其他腳本實用工具。 簡介許多 FPGA 設計都集成了使用 MicroBlaze 和 PowerPC™ 處理器的軟件嵌入式系統，這些設計同時使用外部易失性存儲器來執行軟件代碼。使用易失性存儲器的系統還必須包含一個非易失性器件，用來在斷電期間存儲軟件代碼。大多數 FPGA 系統都在電路板上使用 Platform FlashPROM (在本文中稱作 PROM)，用于在上電時加載 FPGA 配置數據。另外，許多應用還可能使用其他非易失性器件(如 SPI Flash、Parallel Flash 或 PIC)來保存 MAC 地址等少量用戶數據，因此導致系統電路板上存在大量非易失性器件。
標簽： MicroBlaze Platform Flash XAPP
上傳時間： 2013-10-15
上傳用戶：rocwangdp
電路板故障分析 維修方式介紹 ASA維修技術 ICT維修技術 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經驗及技術不足 無法維修的死板,廢棄可惜 送電中作動態維修,危險性極高 備份板太多,積壓資金 送國外維修費用高,維修時間長 對老化零件無從查起無法預先更換 維修速度及效率無法提升,造成公司負擔,客戶埋怨 投資大量維修設備,操作複雜,績效不彰
上傳時間： 2013-11-09
上傳用戶：chengxin
PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規範”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產. (2) “錫偷LAYOUT RULE建議規範”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規範”:為製造單位為提高量產良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規範”: Connector零件在未來應用逐漸廣泛, 又是SMT生產時是偏移及置件不良的主因,故製造希望R&D及採購在購買異形零件時能顧慮製造的需求, 提高自動置件的比例.
上傳時間： 2013-11-03
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具有OBFL功能的電路板經配置后，可以把故障相關數據存儲在非易失性存儲器中，并可在日后加以檢索和顯示以用于故障分析。這些故障記錄有助于電路板故障的事后檢查。要實現OBFL系統功能，需要同時使用軟硬件。在硬件方面，需要：a)確定給出電路板件故障信息的板載OBFL資源(如溫度感應器、存儲器、中斷資源、電路板ID，等等)；b)在電路板或者系統出現故障時用以保存故障信息的板載非易失性存儲。OBFL軟件的作用是在正常的電路板運行以及電路板故障期間配置電路板變量并將其作為OBFL記錄存儲在非易失性存儲中。OBFL軟件還應具備一定的智能，能夠分析多項出錯事件、記錄和歷史故障記錄，以逐步縮小范圍的方式確認故障原因。這種分析可以大大減輕故障排查工作，否則將有大量的OBFL記錄需要故障分析工程師手動核查。
上傳時間： 2013-10-30
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