FPGA顯示時(shí)、分、秒源代碼
可以顯示時(shí)、分、秒，可以設(shè)置時(shí)間，精度要求0.001s ，允許電壓： 3.3V\r\n...
分?jǐn)?shù)技術(shù)資料
?? 資源總數(shù)：5838
?? 源代碼：22399
?? 分?jǐn)?shù)全部資料 (5838個(gè))
5分鐘學(xué)會(huì)使用CPLD
5分鐘學(xué)會(huì)使用CPLD,經(jīng)典資料，有想學(xué)習(xí)CPLD的朋友有福了...
FPGA分頻 控制4個(gè)LED連續(xù)閃爍 形成累加的效果
FPGA分頻 控制4個(gè)LED連續(xù)閃爍 形成累加的效果...
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器...
分頻器 FPGＡ程序設(shè)計(jì) 二分頻
分頻器 FPGＡ程序設(shè)計(jì) 二分頻 對硬件設(shè)計(jì)有很大用處\r\n...
一個(gè)好用的整數(shù)分頻電路 能夠?qū)崿F(xiàn)對任意整數(shù)的分頻電路設(shè)計(jì)
一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對任意整數(shù)的分頻電路設(shè)計(jì)...
基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)
基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA...
利用Allegro進(jìn)行差分信號（Differential Signal）在高速電路設(shè)計(jì)需要注意的問題
差分信號（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，差分線大多為電路中最關(guān)鍵的信號，差分線布線的好壞直接影響到PCB板子信號質(zhì)量。...
VHDL源程序：半整數(shù)分頻器電路
半整數(shù)分頻器電路的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n...
74LS74二分頻與四分頻電路
分頻電路的設(shè)計(jì)與學(xué)習(xí)...