Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產生。
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-07-18
上傳用戶：yulg
用VB與數據庫相連接實現中 文分詞的程序，采用了正向 最大匹配算法。
標簽： 數據庫 分 連接 程序
上傳時間： 2015-10-31
上傳用戶：lixinxiang
DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
關于在FPGA或CPLD鎖相環PLL原理與應用,介紹用FPGA的分頻技術.
標簽： FPGA CPLD PLL 鎖相環
上傳時間： 2016-05-12
上傳用戶：edisonfather
FPGA彈弓無線呼叫系統分發射和接收兩大部分。發射部分采用鎖相環式頻率合成器技術
標簽： FPGA 分 發射 無線呼叫系統
上傳時間： 2016-05-29
上傳用戶：youmo81
分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節省鎖相環資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 偶數倍分頻：偶數倍分頻應該是大家都比較熟悉的分頻，通過計數器計數是完全可以實現的。如進行N倍偶數分頻，那么可以通過由待分頻的時鐘觸發計數器計數，當計數器從0計數到N/2-1時，輸出時鐘進行翻轉，并給計數器一個復位信號，使得下一個時鐘從零開始計數。以此循環下去。這種方法可以實現任意的偶數分頻。
標簽： altera FPGA PLL 分頻器
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
MB1504鎖相環芯片的51單片機驅動程序,可以根據需要修改合適的分頻值來完成頻率合成配置.
標簽： 1504 MB 51單片機 鎖相環芯片
上傳時間： 2013-12-14
上傳用戶：skfreeman
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于) 振子初值敏感性檢測弱信號的方法分 析后指出，過渡過程會影響檢測性能，提出一種改進的弱信號檢測方法( 對仿真輸入噪聲生成和仿真步長選擇進行 研究后建立了仿真模型，在典型噪聲背景下檢測弱正弦信號( 實驗結果表明：所提出的方法有較好檢測性能；混沌 臨界態的 系統對噪聲敏感導致相變方法難以精確確定最小檢測幅值( 指出了這類方法的局限性
標簽： 弱信號 檢測 混沌 仿真試驗
上傳時間： 2014-01-09
上傳用戶：lingzhichao
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于) 振子初值敏感性檢測弱信號的方法分 析后指出，過渡過程會影響檢測性能，提出一種改進的弱信號檢測方法( 對仿真輸入噪聲生成和仿真步長選擇進行 研究后建立了仿真模型，在典型噪聲背景下檢測弱正弦信號( 實驗結果表明：所提出的方法有較好檢測性能；混沌 臨界態的 系統對噪聲敏感導致相變方法難以精確確定最小檢測
上傳時間： 2014-02-18
上傳用戶：a673761058
研究了利用混沌相變進行弱信號檢測的理論及仿真試驗( 對基于)振子初值敏感性檢測弱信號的方法分 析后指出，過渡過程會影響檢測性能，提出一種改進的弱信號檢測方法( 對仿真輸入噪聲生成和仿真步長選擇進行 研究后建立了仿真模型，在典型噪聲背景下檢測弱正弦信號( 實驗結
上傳時間： 2016-08-26
上傳用戶：haoxiyizhong
蟲蟲下載站版權所有 京ICP備2021023401號-1
