此設(shè)計(jì)采用Verilog HDL硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn).
將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)
標(biāo)簽：
Verilog
HDL
硬件語言設(shè)計(jì)
開發(fā)板
上傳時(shí)間：
2015-04-11
上傳用戶：myworkpost
