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分辨率

基于FPGA的紅外圖像處理技術(shù)研究

隨著微電子技術(shù)的發(fā)展，國內(nèi)外紅外成像技術(shù)也得到了廣泛的應(yīng)用和研究。各國軍方針對現(xiàn)代戰(zhàn)爭和未來信息戰(zhàn)的新形勢，對熱成像技術(shù)提出了更高的要求，希望今后能研制出性能更佳、體積更小、分辨率和靈敏度更高、作用距離更遠、價格更低的紅外成像系統(tǒng)。 CCD 成像系統(tǒng)的關(guān)鍵技術(shù)是 CCD 器件設(shè)計和圖像處理。本課題通過對CCD 圖像處理技術(shù)的研究，采用嵌入式 Nios Ⅱ+FPGA 的工作方式，充分發(fā)揮嵌入式 Nios Ⅱ處理器靈活性和 FPGA 處理速度快的優(yōu)點，構(gòu)建出結(jié)構(gòu)靈活、處理速度高以及功能完善的圖像處理系統(tǒng)。該系統(tǒng)能同時實時實現(xiàn)兩點校正算法、加權(quán)濾波算法、對比度增強算法以及疵點補償?shù)榷囗椆δ堋?本系統(tǒng)成功應(yīng)用于國內(nèi)某研究所研制的目前國內(nèi)最大型面陣 (PtSi 512×512) CCD 焦平面探測器成像組件中，得到了良好的成像效果；同時，由該處理系統(tǒng)構(gòu)成的 InGaAs 成像組件也處于國內(nèi)領(lǐng)先水平。從長遠來看，該項技術(shù)應(yīng)用于中電 44 所多種成像組件項目的研究中，推動了 PtSi 256×256、PtSi 512×512 焦平面探測器成像組件以及 4096×96TDI CCD 成像組件的工程化應(yīng)用進程。

標簽： FPGA 紅外圖像處理技術(shù)

上傳時間： 2013-05-22

上傳用戶：元宵漢堡包
基于FPGA的精確時鐘同步方法研究

在工業(yè)控制領(lǐng)域，多種現(xiàn)場總線標準共存的局面從客觀上促進了工業(yè)以太網(wǎng)技術(shù)的迅速發(fā)展，國際上已經(jīng)出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網(wǎng)協(xié)議。將傳統(tǒng)的商用以太網(wǎng)應(yīng)用于工業(yè)控制系統(tǒng)的現(xiàn)場設(shè)備層的最大障礙是以太網(wǎng)的非實時性，而實現(xiàn)現(xiàn)場設(shè)備間的高精度時鐘同步是保證以太網(wǎng)高實時性的前提和基礎(chǔ)。 IEEE 1588定義了一個能夠在測量和控制系統(tǒng)中實現(xiàn)高精度時鐘同步的協(xié)議——精確時間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網(wǎng)絡(luò)通訊、局部計算和分布式對象等多項技術(shù)，適用于所有通過支持多播的局域網(wǎng)進行通訊的分布式系統(tǒng)，特別適合于以太網(wǎng)，但不局限于以太網(wǎng)。PTP協(xié)議能夠使異質(zhì)系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時鐘同步起來，占用最少的網(wǎng)絡(luò)和局部計算資源，在最好情況下能達到系統(tǒng)級的亞微級的同步精度。基于PC機軟件的時鐘同步方法，如NTP協(xié)議，由于其實現(xiàn)機理的限制，其同步精度最好只能達到毫秒級；基于嵌入式軟件的時鐘同步方法，將時鐘同步模塊放在操作系統(tǒng)的驅(qū)動層，其同步精度能夠達到微秒級。現(xiàn)場設(shè)備間微秒級的同步精度雖然已經(jīng)能滿足大多數(shù)工業(yè)控制系統(tǒng)對設(shè)備時鐘同步的要求，但是對于運動控制等需求高精度定時的系統(tǒng)來說，這仍然不夠。基于嵌入式軟件的時鐘同步方法受限于操作系統(tǒng)中斷響應(yīng)延遲時間不一致、晶振頻率漂移等因素，很難達到亞微秒級的同步精度。本文設(shè)計并實現(xiàn)了一種基于FPGA的時鐘同步方法，以IEEE 1588作為時鐘同步協(xié)議，以Ethernet作為底層通訊網(wǎng)絡(luò)，以嵌入式軟件形式實現(xiàn)TCP/IP通訊，以數(shù)字電路形式實現(xiàn)時鐘同步模塊。這種方法充分利用了FPGA的特點，通過準確捕獲報文時間戳和動態(tài)補償晶振頻率漂移等手段，相對于嵌入式軟件時鐘同步方法實現(xiàn)了更高精度的時鐘同步，并通過實驗驗證了在以集線器互連的10Mbps以太網(wǎng)上能夠達到亞微秒級的同步精度。

標簽： FPGA 時鐘同步方法研究

上傳時間： 2013-07-28

上傳用戶：heart520beat
multisim任意波形信號發(fā)生電路仿真

波形發(fā)生器是用來產(chǎn)生一種或多種特定波形的裝置。這些波形通常有正弦波﹑方波﹑三角波﹑鋸齒波，等等。以前，人們常用模擬電路來產(chǎn)生這些波形，其缺點是電路結(jié)構(gòu)復(fù)雜，所產(chǎn)生的波形種類有限。隨著數(shù)字電子技術(shù)的發(fā)展，采用數(shù)字集成電路來產(chǎn)生各種波形的方法已經(jīng)變得越來越普遍。雖然，用數(shù)字量產(chǎn)生的波形會呈微小的階梯狀，但是，只要提高數(shù)字量的位數(shù)即提高波形的分辨率，所產(chǎn)生的波形就會變得非常平滑。用數(shù)字方式的優(yōu)點是電路簡單，改變輸出的波形極為容易。下面就說明以波形數(shù)據(jù)存貯器為核心來實現(xiàn)波形發(fā)生器的原理。

標簽： multisim 任意波形信號發(fā)生電路仿真

上傳時間： 2013-04-24

上傳用戶：541657925
基于FPGA的數(shù)字合成信號發(fā)生器

直接數(shù)字頻率合成(DDS)技術(shù)采用全數(shù)字的合成方法，所產(chǎn)生的信號具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續(xù)、輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點。在理論上對DDS的原理及其輸出信號的性能進行了分析，采用FPGA實現(xiàn)了任意波形發(fā)生器，能夠產(chǎn)生三角波、鋸齒波、調(diào)頻波、調(diào)相波、調(diào)幅波和碎發(fā)等十幾種波形，并能通過串行口下載任意波形。在設(shè)計頻率調(diào)制電路時采用了頻率字運算單元和相位累加器相結(jié)合的結(jié)構(gòu)，該方法既可實現(xiàn)寬帶線性調(diào)頻，又可實現(xiàn)非線性調(diào)頻。完成了軟件和硬件的設(shè)計和調(diào)試。對實驗樣機進行了測試，結(jié)果表明性能指標達到了設(shè)計要求。

標簽： FPGA 數(shù)字合成信號發(fā)生器

上傳時間： 2013-05-26

上傳用戶：1234567890qqq
2.4G鼠標

HT82M75REW / HT82D40REW 工作電壓：鼠標 3V / 軟件狗（接收器）5V 移動探測器：陀螺儀或光學(xué) 傳感器分辨率：0.15°/s；藍色光工作電流：鼠標 21mA / 接收器 37mA 通信頻率：2.4GHz 無線通信范圍：大約 12m

標簽： 2.4 鼠標

上傳時間： 2013-07-22

上傳用戶：thinode
圖像處理算法研究及硬件設(shè)計

隨著圖像分辨率的越來越高，軟件實現(xiàn)的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發(fā)展使得硬件實現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內(nèi)外的一個熱門領(lǐng)域。本文在FPGA平臺上，用Verilog HDL實現(xiàn)了一個研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu)，架構(gòu)包括PC機預(yù)處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現(xiàn)，根據(jù)不同的圖像處理算法可以獨立實現(xiàn)。架構(gòu)為計算模塊實現(xiàn)了一個可添加、移出接口，不同的算法設(shè)計只要符合該接口就可以方便的加入到模塊架構(gòu)中來進行調(diào)試和運行。在硬件架構(gòu)的基礎(chǔ)上本文實現(xiàn)了排序濾波，中值濾波，卷積運算及高斯濾波，形態(tài)學(xué)算子運算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實現(xiàn)圖像處理在時間上比軟件處理有了很大的提高；通過結(jié)果的比較，發(fā)現(xiàn)FPGA的處理結(jié)果達到了軟件處理幾乎同等的效果水平。最后本文在實現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。整個設(shè)計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現(xiàn)FPGA為核心處理芯片的實時圖像處理系統(tǒng)有著積極的作用。

標簽： 圖像處理算法研究硬件設(shè)計

上傳時間： 2013-05-30

上傳用戶：水瓶kmoon5
基于FPGA的實時圖像融合處理系統(tǒng)

隨著多媒體技術(shù)發(fā)展，數(shù)字圖像處理已經(jīng)成為眾多應(yīng)用系統(tǒng)的核心和基礎(chǔ)。圖像處理作為一種重要的現(xiàn)代技術(shù)，已經(jīng)廣泛應(yīng)用于軍事指揮、大視場展覽、跟蹤雷達、電視會議、導(dǎo)航等眾多領(lǐng)域。因而，實現(xiàn)高分辨率高幀率圖像實時處理的技術(shù)不僅具有廣泛的應(yīng)用前景，而且對相關(guān)領(lǐng)域的發(fā)展也具有深遠意義。大視場可視化系統(tǒng)由于屏幕尺寸很大，只有在特制的曲面屏幕上才能使細節(jié)得到充分地展現(xiàn)。為了在曲面屏幕上正確的顯示圖像，需要在投影前實時地對圖像進行幾何校正和邊緣融合。而現(xiàn)場可編程門陣列(FPGA)則是用硬件處理實時圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理技術(shù)是世界范圍內(nèi)廣泛關(guān)注的研究領(lǐng)域。本課題的主要工作就是設(shè)計一個以FPGA為核心的硬件系統(tǒng)，該系統(tǒng)可對高分辨率高刷新率(1024*768@60Hz)的視頻圖像實時地進行幾何校正和邊緣融合。論文首先介紹了圖像處理的幾何原理，然后提出了基于FPGA的大視場實時圖像融合處理系統(tǒng)的設(shè)計方案和模塊功能劃分。系統(tǒng)分為算法與軟件設(shè)計，硬件電路設(shè)計和FPGA邏輯設(shè)計三個大的部分。本論文主要負責FPGA的邏輯設(shè)計。圍繞FPGA的邏輯設(shè)計，論文先介紹了系統(tǒng)涉及的關(guān)鍵技術(shù)，以及使用Verilog語言進行邏輯設(shè)計的基本原則。論文重點對FPGA內(nèi)部模塊設(shè)計進行了詳細的闡述。仲裁與控制模塊是頂模塊的主體部分，主要實現(xiàn)系統(tǒng)狀態(tài)機和時序控制；參數(shù)表模塊主要實現(xiàn)SDRAM存儲器的控制器接口，用于圖像處理時讀取參數(shù)信息。圖像處理模塊是整個系統(tǒng)的核心，通過調(diào)用FPGA內(nèi)嵌的XtremeDSP模塊，高速地完成對圖像數(shù)據(jù)的乘累加運算。最后論文提出并實現(xiàn)了一種基于PicoBlaze核的12C總線接口用于配置FPGA外圍芯片。經(jīng)過對寄存器傳輸級VerilogHDL代碼的綜合和仿真，結(jié)果表明，本文所設(shè)計的系統(tǒng)可以應(yīng)用在大視場可視化系統(tǒng)中完成對高分辨率高幀率圖像的實時處理。

標簽： FPGA 實時圖像處理系統(tǒng)

上傳時間： 2013-05-19

上傳用戶：戀天使569
卷積編碼和維特比譯碼的FPGA實現(xiàn)

由于其很強的糾錯性能和適合硬件實現(xiàn)的編譯碼算法，卷積編碼和軟判決維特比譯碼目前已經(jīng)廣泛應(yīng)用于衛(wèi)星通信系統(tǒng)。然而隨著航天事業(yè)的發(fā)展，衛(wèi)星有效載荷種類的增多和分辨率的不斷提高，信息量越來越大。如何在低信噪比的功率受限信道條件下提高傳輸速率成為目前亟待解決的問題。本論文結(jié)合在研項目，在編譯碼算法、編譯碼器的設(shè)計與實現(xiàn)、編譯碼器性能提高三個方面對卷積編碼和維特比譯碼進行了深入研究，并進一步介紹了使用VHDL語言和原理圖混合輸入的方式，實現(xiàn)一種(7,3/4)增信刪余方式的高速卷積編碼器和維特比譯碼器的詳細過程；然后將設(shè)計下載到XILINX的Virtex2 FPGA內(nèi)部進行功能和時序確認，最終在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能。本文所實現(xiàn)的維特比譯碼器速率達160Mbps，遠遠高于目前國內(nèi)此領(lǐng)域內(nèi)的相關(guān)產(chǎn)品速率。首先，論文具體介紹了卷積編碼和維特比譯碼的算法，研究卷積碼的各種參數(shù)(約束長度、生成多項式、碼率以及增信刪余等)對其譯碼性能的影響；針對項目需求，確定卷積編碼器的約束長度、生成多項式格式、碼率和相應(yīng)的維特比譯碼器的回歸長度。其次，論文介紹了編解碼器的軟、硬件設(shè)計和調(diào)試一根據(jù)已知條件，使用VHDL語言和原理圖混合輸入的方式設(shè)計卷積編碼和維特比譯碼的源代碼和原理圖，分別采用功能和電路級仿真，確定卷積編碼和維特比譯碼分別需要占用的資源，考慮卷積編碼器和維特比譯碼器的具體設(shè)計問題，包括編譯碼的基本結(jié)構(gòu)，各個模塊的功能及實現(xiàn)策略，編譯碼器的時序、邏輯綜合等；根據(jù)軟件仿真結(jié)果，分別確定卷積編碼器和維特比譯碼器的接口、所需的FPGA器件選型和進行各自的印制板設(shè)計。利用卷積碼本身的特點，結(jié)合FPGA內(nèi)部結(jié)構(gòu)，采用并行卷積編碼和譯碼運算，設(shè)計出高速編譯碼器；對軟、硬件分別進行驗證和調(diào)試，并將驗證后的軟件下載到FPGA進行電路級調(diào)試。最后，論文討論了卷積編碼和維特比譯碼的性能：利用已有的測試設(shè)備在整個數(shù)據(jù)傳輸系統(tǒng)中測試其性能(與沒有采用糾錯編碼的數(shù)傳系統(tǒng)進行比對)；在信道中加入高斯白噪聲，模擬高斯信道，進行誤碼率和信噪比測試。

標簽： FPGA 卷積編碼譯碼

上傳時間： 2013-04-24

上傳用戶：mingaili888
紋理映射算法研究與FPGA實現(xiàn)

紋理映射在計算機圖形計算中屬于光柵化階段，處理的是像素，主要的特點是數(shù)據(jù)的吞吐量大，對實時系統(tǒng)來說轉(zhuǎn)換的速度是一個關(guān)鍵的因素，人們尋求各種加速算法來提高運算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當前的FPGA芯片已經(jīng)能夠運算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項工作。本文主要工作包括以下幾個方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進了MIPmapping映射細化層次算法及紋理圖像的存儲方式，減少紋理尋址的計算量，提高紋理存儲的相關(guān)性。詳細內(nèi)容請閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實現(xiàn)方案，該方案針對移動設(shè)備對功耗和面積的要求，以及分辨率不高的特點，在參數(shù)空間到紋理地址的計算中用定點數(shù)來實現(xiàn)。詳細內(nèi)容請閱讀第四章。 3、實現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計，并給出設(shè)計的綜合和仿真結(jié)果。詳細內(nèi)容請閱讀第五章4、實現(xiàn)了符合IEEE 754單精度標準的乘法、乘累加及除法運算器電路。乘法器采用改進型Booth編碼電路以減少部分積數(shù)量，用Wallace對部分積進行壓縮；乘累加器采用multiply-add fused算法，對關(guān)鍵路徑進行了優(yōu)化；除法器為基于改進型泰勒級數(shù)展開的查找表結(jié)構(gòu)實現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時延，在電路尺寸、延時及復(fù)雜度方面進行了較好的平衡。

標簽： FPGA 映射算法研究

上傳時間： 2013-04-24

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可重構(gòu)24bit音頻過采樣DAC的FPGA

基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號轉(zhuǎn)換為高精度的模擬信號(大于等于16位)。采用這一架構(gòu)進行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點，例如極低的失配噪聲和更高的可靠性，便于實現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達到的精度和動態(tài)范圍。在高精度測量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價值。本文采用∑-△結(jié)構(gòu)以FPGA方式實現(xiàn)了一個具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號下，達到了約150dB的信噪比。作為一個靈活的音頻DAC實現(xiàn)方案。該DAC可以對CD/DVD/HDCD/SACD等多種制式下的音頻信號進行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計與實現(xiàn)存在較大的難度。本文綜合大量文獻中的經(jīng)驗原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計流程；并據(jù)此設(shè)計了達到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡單、運算單元少等優(yōu)點；此外在同樣信號采樣率下，調(diào)制器所需的時鐘頻率大大降低。文中的過采樣濾波模塊采用三級半帶濾波器和一個可變CIC濾波器級聯(lián)組成，可以達到最高128倍的過采樣比，同時具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡化。本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實現(xiàn)對于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號輸入時的不同精度要求。這是本文的另一創(chuàng)新之處。目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實現(xiàn)和驗證。測試表明，對于從32kHz到192kHz的不同輸入信號，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特數(shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。

標簽： FPGA bit DAC 24

上傳時間： 2013-07-08

上傳用戶：從此走出陰霾