DPLL由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成. 整個系統的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
電器定時,時間自由設定,并通過LED顯示年、月、日、時、分、秒。
標簽： LED 電器 定時 分
上傳時間： 2016-01-20
上傳用戶：tyler
忘記恩我我餓熱餓就分得法地方偶爾餓可熱風格法廣泛風格法鬼畫符搞活恢復搞活共和國和個
標簽： 分 熱風
上傳時間： 2016-01-25
上傳用戶：TRIFCT
抽題軟件,用于計算機文化基礎的測試,分單選,多選,判斷和填空四部分,無重復題
標簽： 分 軟件 計算機 測試
上傳時間： 2014-01-19
上傳用戶：小寶愛考拉
基于fpga和sopc的用VHDL語言編寫的EDA數控分頻器
標簽： fpga VHDL sopc EDA
上傳時間： 2014-01-03
上傳用戶：yan2267246
12864液晶電子鐘。顯示當前年、月、日、星期、小時、分鐘、秒、溫度和節日信息，整點報時（早8點至晚21點），時鐘調整，溫度顯示，00.0度高精度（0~99度）
標簽： 12864 液晶 分 電子鐘
上傳時間： 2016-02-12
上傳用戶：qb1993225
本書分為上篇、中篇和下篇三個部分，上篇為Windows CE結構分析，中篇為Windows CE情景分析，下篇為實驗手冊。每一篇又劃分為若 干章。上篇包含有引言，Windows CE體系結構，處理 器排程，儲存管理 ，檔案系統和設備管理 等六 章。中篇包含有系統初始化，處理 器排程過程，分頁處理 ，檔案處理 和驅動器載入等五章。下篇包含有Windows CE應用程式開發，Windows CE系統開發，評測與總結以及實習等四章。 上篇的重點在於分析Windows CE kernel的結構以及工作原理 。這個部分是掌握Windows CE作業系統的基礎。 中篇重點在於分析Windows CE kernel的實際運行 過程。如果說 上篇是從靜態的角度 分析Windows CE kernel，那麼中篇則是試圖從動態的角度 給讀 者一個有關Windows CE kernel的描述。希望讀 者能夠通過對中篇的閱讀 理 解，在頭腦中形成有關Windows CE kernel的多方位的運作情景。 下篇著重於有關Windows CE的應用。對理 論 的掌握最終要應用到實務中。
標簽： 分
上傳時間： 2013-12-23
上傳用戶：FreeSky
利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數碼管）之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短（設計過程中即可實現時序仿真）、調試方便、故障率低、修改升級容易等特點。 本設計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計）實現數字鐘的設計、下載和調試。 一、 功能說明 已完成功能 1. 完成秒／分／時的依次顯示并正確計數； 2. 秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位； 3. 定時鬧鐘：實現整點報時，又揚聲器發出報時聲音； 4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整； 5. 利用多余兩位數碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停 可以隨時記時、暫停后記錄數據。 待改進功能： 1. 鬧鐘只是整點報時，不能手動設置報時時間，遺憾之一； 2. 秒表不能向秒進位，也就是最多只能記時100ms； 3. 秒表暫停記錄數據后不能在原有基礎上繼續計時，而是復位重新開始。 【注意】秒表為后來添加功能，所以有很多功能不成熟！
標簽： CPLD VHDL 芯片 時鐘源
上傳時間： 2014-01-02
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BP神經網絡股票建模,隨著股票市場混沌和分形理論的逐步確立，人們開始利用神經網絡對證券市場的變動加以預測。本文的研究目的在于為股市提供一種基于BP神經網絡的股價預測方法，以便提高股價預測時的運算速度和精確度，為股票市場的個人投資者和機構投資者提供新的實用方法。
標簽： BP神經網絡 股票 建模 分形理論
上傳時間： 2016-02-23
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pdf,html,ps等轉txt的頭文件和庫。還包括ictclas中科院計算所的中文分詞工具有.h和.lib和.d
標簽： ictclas html lib
上傳時間： 2016-02-29
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