全球定位系統(tǒng)(Global Positioning System—GPS)是新一代衛(wèi)星導(dǎo)航定位系統(tǒng)，具有全球、全天候、連續(xù)、高精度導(dǎo)航與定位功能，能夠?yàn)閺V大用戶提供精確的三維坐標(biāo)、速度和時(shí)間信息。因此，GPS系統(tǒng)被廣泛地應(yīng)用于生活中的各個(gè)領(lǐng)域。GPS系統(tǒng)用戶主要是各種型號(hào)的接收機(jī)，而捕獲跟蹤技術(shù)是接收機(jī)的關(guān)鍵技術(shù)，同時(shí)也是一個(gè)技術(shù)難點(diǎn)。在GPS接收機(jī)中，導(dǎo)航電文是用戶定位和導(dǎo)航的數(shù)據(jù)基礎(chǔ)，為了得到導(dǎo)航電文必須要對(duì)GPS信號(hào)進(jìn)行捕獲跟蹤。本文詳細(xì)研究了GPS信號(hào)捕獲跟蹤技術(shù)，并進(jìn)行了FPGA設(shè)計(jì)。 @@ 本文首先概述了GPS系統(tǒng)信號(hào)結(jié)構(gòu)和GPS接收機(jī)工作原理，對(duì)GPS信號(hào)調(diào)制機(jī)理進(jìn)行詳細(xì)地闡述，重點(diǎn)分析了C/A碼生成原理和特性。 @@ 其次敘述了GPS信號(hào)捕獲的基礎(chǔ)理論，重點(diǎn)研究時(shí)域滑動(dòng)相關(guān)捕獲方法，深入分析其算法和性能。用MATLAB中Simulink軟件包搭建了可自由修改參數(shù)的GPS中頻發(fā)生器，并在此平臺(tái)上，對(duì)GPS信號(hào)時(shí)域滑動(dòng)相關(guān)捕獲算法進(jìn)行仿真與分析。 @@ 接著重點(diǎn)研究了GPS信號(hào)跟蹤技術(shù)，系統(tǒng)分析碼跟蹤環(huán)路和載波跟蹤環(huán)路結(jié)構(gòu)框圖以及算法。在碼跟蹤環(huán)路方面，選用并分析了能分離載波的非相干超前滯后碼鎖定環(huán)的工作機(jī)理。在載波跟蹤環(huán)路中選用對(duì)導(dǎo)航電文數(shù)據(jù)相位翻轉(zhuǎn)不敏感的科斯塔斯環(huán)，并用數(shù)學(xué)模型分析GPS信號(hào)的解調(diào)過程。之后對(duì)整個(gè)跟蹤環(huán)路進(jìn)行MATLAB仿真，結(jié)果表明環(huán)路參數(shù)設(shè)計(jì)滿足要求，并能成功解調(diào)出GPS導(dǎo)航電文。 @@ 最后本文在QuartusII環(huán)境下完成對(duì)GPS信號(hào)捕獲跟蹤系統(tǒng)的FPGA設(shè)計(jì)。根據(jù)對(duì)相關(guān)器硬件結(jié)構(gòu)框架，對(duì)算法中各個(gè)模塊的實(shí)現(xiàn)進(jìn)行詳細(xì)的說明，包括頂層設(shè)計(jì)到CA碼、NCO等重要模塊設(shè)計(jì)，并給出了仿真結(jié)果。 @@關(guān)鍵詞：GPS接收機(jī)；捕獲；跟蹤；MATLAB仿真：FPGA
上傳時(shí)間： 2013-06-16
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隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展，傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來愈不可回避，并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下，通用串行總線(Universal Serial Bus，USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活性高、支持熱插拔、接口標(biāo)準(zhǔn)化和易于擴(kuò)展等優(yōu)點(diǎn)，目前已經(jīng)成為計(jì)算機(jī)外設(shè)接口的主流技術(shù)，在計(jì)算機(jī)外圍設(shè)備和消費(fèi)類電子領(lǐng)域正獲得越來越多的應(yīng)用。 @@ 本文基于USB2．0協(xié)議規(guī)范，設(shè)計(jì)了一款支持高速和全速傳輸?shù)腢SB2．0設(shè)備控制器IP核。文中著重介紹了這款設(shè)備控制器IP核的設(shè)計(jì)和FPGA驗(yàn)證工作，詳細(xì)研究并分析了USB2．0規(guī)范，根據(jù)規(guī)范提出了一種USB2．0設(shè)備控制器整體構(gòu)架方案，描述了各個(gè)功能子模塊硬件電路的功能及實(shí)現(xiàn)。從可重用的角度出發(fā)，對(duì)設(shè)備控制器模塊進(jìn)行優(yōu)化設(shè)計(jì)，增加多個(gè)靈活的配置選項(xiàng)，根據(jù)不同的應(yīng)用對(duì)硬件進(jìn)行配置，使其在滿足要求的情況下去除冗余電路，以減少占用面積和功耗，從而使其靈活地應(yīng)用于各種USB系統(tǒng)。本文還研究了IP核的驗(yàn)證方法，并對(duì)所設(shè)計(jì)的USB2．0設(shè)備控制器建立了功能完備的ModelSim仿真驗(yàn)證環(huán)境，搭建了FPGA硬件驗(yàn)證平臺(tái)，設(shè)計(jì)了具有AHB接口的設(shè)備控制器和帶有8051的設(shè)備控制器，并分別在FPGA平臺(tái)上進(jìn)行了功能驗(yàn)證。 @@ 本文所設(shè)計(jì)的USB2．0設(shè)備控制器IP核可配置性高，使用者可以自由配置所需端點(diǎn)的個(gè)數(shù)以及每個(gè)端點(diǎn)類型等，可以集成于多種USB系統(tǒng)中，適于各類USB設(shè)備的開發(fā)。本課題所取得的成果為USB2．0設(shè)備類的研究和開發(fā)積累了經(jīng)驗(yàn)，并為后來實(shí)驗(yàn)室某項(xiàng)目測(cè)試芯片的USB數(shù)據(jù)采集提供了參考方案，也為未來USB3．0接口IP核的開發(fā)和應(yīng)用奠定了基礎(chǔ)。 @@關(guān)鍵詞USB2．0控制器；IP核；FPGA；驗(yàn)證
上傳時(shí)間： 2013-06-30
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IIR數(shù)字濾波器是沖激響應(yīng)為無限長的一類數(shù)字濾波器，是電子、通信及信號(hào)處理領(lǐng)域的重要研究內(nèi)容，國內(nèi)外學(xué)者對(duì)IIR數(shù)字濾波器的優(yōu)化設(shè)計(jì)進(jìn)行了大量研究。其中，進(jìn)化算法優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器雖然取得了一定的效果，但是其也有自身的一些不足；另外，基于粒子群算法以及人工魚群算法的IIR數(shù)字濾波器優(yōu)化設(shè)計(jì)也取得了較好的效果。但這些方法都是將多目標(biāo)優(yōu)化問題轉(zhuǎn)化為單目標(biāo)優(yōu)化問題，這種方法是將每個(gè)目標(biāo)賦一個(gè)權(quán)值，然后將這些賦了權(quán)值的目標(biāo)相加，把相加的結(jié)果作為目標(biāo)函數(shù)，在此基礎(chǔ)上尋找目標(biāo)函數(shù)的最小值，這樣做造成的問題是可能將其中的任何一種滿足目標(biāo)函數(shù)值最小的情況作為最優(yōu)解，但實(shí)際上得到的不一定是最優(yōu)解。也就是說，單目標(biāo)的方法難以區(qū)分哪一種情況為最優(yōu)解，這樣的尋優(yōu)模型從理論上來說是難以得到最優(yōu)解的。另外，在將多目標(biāo)轉(zhuǎn)化為單目標(biāo)時(shí)，各個(gè)目標(biāo)的權(quán)值難以確定，而且最終只能得到唯一解。針對(duì)這些問題，本文在研究傳統(tǒng)遺傳算法、進(jìn)化規(guī)劃算法以及量子遺傳算法的IIR數(shù)字濾波器優(yōu)化設(shè)計(jì)的基礎(chǔ)上，將重點(diǎn)研究IIR數(shù)字濾波器的粒子進(jìn)化規(guī)劃優(yōu)化、遺傳多目標(biāo)優(yōu)化以及量子多目標(biāo)優(yōu)化。另外，由于在通信系統(tǒng)中IIR數(shù)字濾波器有廣泛應(yīng)用，并且大量采用FPGA實(shí)現(xiàn)，多目標(biāo)優(yōu)化方法得到的濾波器性能也值得驗(yàn)證，因此，對(duì)多目標(biāo)優(yōu)化方法得到的IIR數(shù)字濾波器系數(shù)進(jìn)行FPGA仿真驗(yàn)證有重要的現(xiàn)實(shí)意義。 @@ 論文的主要工作及研究成果具體如下： @@ 1.分析IIR數(shù)字濾波器的數(shù)學(xué)模型及其優(yōu)化設(shè)計(jì)的參數(shù)；針對(duì)低通IIR數(shù)字濾波器，采用遺傳算法及量子遺傳算法對(duì)其進(jìn)行優(yōu)化設(shè)計(jì)，并給出相應(yīng)的仿真結(jié)果及分析。 @@ 2.針對(duì)使用進(jìn)化規(guī)劃算法優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器時(shí)容易陷入局部極值的問題，研究粒子進(jìn)化規(guī)劃算法，并將其應(yīng)用于IIR數(shù)字濾波器的優(yōu)化設(shè)計(jì)，該算法將粒子群優(yōu)化算法與進(jìn)化規(guī)劃算法相結(jié)合，繼承了粒子群算法局部搜索能力強(qiáng)和進(jìn)化規(guī)劃算法遺傳父代優(yōu)良基因能力強(qiáng)的優(yōu)點(diǎn)。將這種新的粒子進(jìn)化規(guī)劃算法應(yīng)用于IIR低通、高通、帶通、帶阻數(shù)字濾波器的優(yōu)化設(shè)計(jì)，顯示了較好的效果。 @@ 3.優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器時(shí)，通常將多目標(biāo)轉(zhuǎn)化為單目標(biāo)的優(yōu)化問題，這種方法雖然設(shè)計(jì)簡單，但是在將多目標(biāo)轉(zhuǎn)化為單目標(biāo)時(shí)，各個(gè)目標(biāo)的權(quán)值難以確定，而且最終只能得到唯一解，不能提供更多的有效解給決策者。針對(duì)常 用基于單目標(biāo)優(yōu)化算法的不足，在分析IIR數(shù)字濾波器優(yōu)化模型和待優(yōu)化參數(shù)的基礎(chǔ)上，本文研究遺傳算法的IIR數(shù)字濾波器多目標(biāo)優(yōu)化設(shè)計(jì)方法，該方法將多個(gè)目標(biāo)值直接映射到適應(yīng)度函數(shù)中，通過比較函數(shù)值的占優(yōu)關(guān)系來搜索問題的有效解集，使用這種方法可以求得一組有效解，并且將多目標(biāo)轉(zhuǎn)化為單目標(biāo)的優(yōu)化方法得到的唯一解也能被包括在這一組有效解中。@@ 4.將量子遺傳算法應(yīng)用于IIR數(shù)字濾波器多目標(biāo)優(yōu)化設(shè)計(jì)，研究量子遺傳算法的IIR數(shù)字濾波器多目標(biāo)優(yōu)化設(shè)計(jì)方法，并將優(yōu)化結(jié)果與傳統(tǒng)遺傳算法的多目標(biāo)優(yōu)化方法進(jìn)行了比較。仿真結(jié)果表明，在對(duì)同一種濾波器進(jìn)行優(yōu)化設(shè)計(jì)時(shí)，使用該方法得到的結(jié)果通帶波動(dòng)更小，過渡帶更窄，阻帶衰減也更大。 @@ 5.針對(duì)IIR數(shù)字濾波器的硬件實(shí)現(xiàn)問題，在對(duì)IIR數(shù)字濾波器的結(jié)構(gòu)特征進(jìn)行分析的基礎(chǔ)上，分別采用遺傳多目標(biāo)優(yōu)化方法量子多目標(biāo)方法優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器的系數(shù)，然后針對(duì)兩組系數(shù)進(jìn)行了FPGA( Field-Programmable GateArray，現(xiàn)場(chǎng)可編程門陣列)仿真驗(yàn)證，并對(duì)兩種結(jié)果進(jìn)行了對(duì)比分析。 @@關(guān)鍵詞：IIR數(shù)字濾波器；優(yōu)化設(shè)計(jì)
標(biāo)簽： FPGA IIR 數(shù)字濾波器
上傳時(shí)間： 2013-06-09
上傳用戶：熊少鋒
本文完成了對(duì)MIPS-CPU的指令集確定，流水線與架構(gòu)設(shè)計(jì)，代碼編寫，并且在x86計(jì)算機(jī)上搭建了稱為gccmips_elf的仿真系統(tǒng)，完成了對(duì)MIPS-CPU硬件系統(tǒng)的模擬仿真，最終完成FPGA芯片的下載與實(shí)現(xiàn)。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定，完成了整個(gè)MIPS-CPU的架構(gòu)設(shè)計(jì)與5級(jí)流水線級(jí)數(shù)的確定。制定了整個(gè)CPU的主控制模塊的狀態(tài)轉(zhuǎn)移圖；根據(jù)MIPS-CPU的指令集的模式，完成了對(duì)不同模式下的指令的分析，給出了相應(yīng)的取指，譯碼，產(chǎn)生新的程序存儲(chǔ)器尋址地址，執(zhí)行，數(shù)據(jù)存儲(chǔ)器與寄存器文件回寫的控制信號(hào)，完成取指令模塊，譯碼模塊，執(zhí)行模塊，數(shù)據(jù)回寫等模塊代碼的編寫，從而完成了流水線模塊的代碼設(shè)計(jì)。 @@ 重點(diǎn)分析了由于流水線設(shè)計(jì)而引入的競(jìng)爭與冒險(xiǎn)，分析了在不同流水線階段可能存在的競(jìng)爭與冒險(xiǎn)，對(duì)引起競(jìng)爭與冒險(xiǎn)的原因進(jìn)行了確定，并通過增加一些電路邏輯來避免競(jìng)爭與冒險(xiǎn)的發(fā)生，完成了競(jìng)爭與冒險(xiǎn)檢測(cè)電路模塊以及數(shù)據(jù)回寫前饋電路模塊的代碼編寫，從而解決了競(jìng)爭與冒險(xiǎn)的問題，使設(shè)計(jì)的5級(jí)流水線得以暢順實(shí)現(xiàn)。 @@ 完成了MIPS-CPU的仿真系統(tǒng)平臺(tái)的搭建，該仿真器用來對(duì)應(yīng)用程序進(jìn)行編譯，鏈接與執(zhí)行，生成相應(yīng)匯編語言程序以及向量文件(16進(jìn)制機(jī)器碼)；并且同時(shí)產(chǎn)生相關(guān)的Modelsim仿真，及Quartus II下載驗(yàn)證的文件。本設(shè)計(jì)利用該仿真系統(tǒng)來評(píng)估設(shè)計(jì)的MIPS-CPU的硬件系統(tǒng)，模擬仿真結(jié)果證明本文設(shè)計(jì)的MIPS-CPU可以實(shí)現(xiàn)正常功能。本論文課題的研究成功對(duì)今后從事專用RISC-CPU設(shè)計(jì)的同行提供了有益的參考。 @@ 最終將設(shè)計(jì)的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片，并且借助ALTERA公司提供的Quartus II軟件進(jìn)行了編譯與驗(yàn)證，對(duì)設(shè)計(jì)的MIPS-CPU的資源使用，關(guān)鍵路徑上的時(shí)序，布線情況進(jìn)行了分析，最終完成各個(gè)指標(biāo)的檢查，并且借助Quartus II軟件內(nèi)嵌的Signal Tap軟件進(jìn)行軟硬件聯(lián)合調(diào)試，結(jié)果表明設(shè)計(jì)的MIPS-CPU功能正常，滿足約束，指標(biāo)正確。 @@關(guān)鍵詞 MIPS；流水線；競(jìng)爭與冒險(xiǎn)；仿真器；FPGA
上傳時(shí)間： 2013-07-31
上傳用戶：gjzeus
3D加速引擎是3D圖形加速系統(tǒng)的重要組成部分，以往在軟件平臺(tái)上對(duì)3D引擎的研究，實(shí)現(xiàn)了復(fù)雜的渲染模型和渲染算法，但這些復(fù)雜算法與模型在FPGA上綜合實(shí)現(xiàn)具有一定難度，針對(duì)FPGA的3D加速引擎設(shè)計(jì)及其平臺(tái)實(shí)現(xiàn)需要進(jìn)一步研究。 本文在研究3D加速引擎結(jié)構(gòu)的基礎(chǔ)上，實(shí)現(xiàn)了基于FPGA的圖像處理平臺(tái)，使用模塊化的思想，利用IP核技術(shù)分析設(shè)計(jì)實(shí)現(xiàn)了3D加速管道及其他模塊，并進(jìn)行了仿真、驗(yàn)證、實(shí)現(xiàn)。 圖像處理平臺(tái)選用Virtex-Ⅳ FPGA為核心器件，并搭載了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他組件。 為滿足3D加速引擎的實(shí)現(xiàn)與驗(yàn)證，設(shè)計(jì)搭建的圖像處理平臺(tái)還實(shí)現(xiàn)了DDR-SDRAM控制器模塊、VGA輸出模塊、總線控制器模塊、命令解釋模塊、指令寄存器模塊及控制寄存器模塊。 3D加速引擎設(shè)計(jì)包含3D加速渲染管道、視角變換管道、基元讀取、頂點(diǎn)FIFO、基元FIFO、寫內(nèi)存等模塊。針對(duì)FPGA的特性，簡化、設(shè)計(jì)、實(shí)現(xiàn)了光照管道、紋理管道、著色管道和Alpha融合管道。 最后使用Modelsim進(jìn)行了仿真測(cè)試和圖像處理平臺(tái)上的驗(yàn)證，其結(jié)果表明3D加速引擎設(shè)計(jì)的大部分功能得到實(shí)現(xiàn)，結(jié)果令人滿意。
上傳時(shí)間： 2013-07-30
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現(xiàn)場(chǎng)可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中?，F(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過不同編程來配置實(shí)現(xiàn)各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路?？傮w而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng)，目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn)，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點(diǎn)： (1)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發(fā)軟件ISE，設(shè)計(jì)完成了可以用于Virtex系列各低端型號(hào)FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點(diǎn)可以改進(jìn)和簡化系統(tǒng)級(jí)的設(shè)計(jì)，為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時(shí)間： 2013-05-15
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現(xiàn)場(chǎng)可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國內(nèi)市場(chǎng)基本上是國外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真，Spectre對(duì)進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動(dòng)時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
上傳用戶：yd19890720
數(shù)字圖像通信的最廣泛的應(yīng)用就是數(shù)字電視廣播系統(tǒng)，與以往的模擬電視業(yè)務(wù)相比，數(shù)字電視在節(jié)省頻譜資源、提高節(jié)目質(zhì)量方面帶來了一場(chǎng)新的革命，而與此對(duì)應(yīng)的DVB（Digital Video Broadcasting）標(biāo)準(zhǔn)的建立更是加速了數(shù)字電視廣播系統(tǒng)的大規(guī)模應(yīng)用。DVB標(biāo)準(zhǔn)選定MPEG—2標(biāo)準(zhǔn)作為音頻及視頻的編碼壓縮方式，隨后對(duì)MPEG—2碼流進(jìn)行打包形成TS流（transport stream），進(jìn)行多個(gè)傳輸流復(fù)用，最后通過不同媒介進(jìn)行傳輸。在DVB標(biāo)準(zhǔn)的傳輸系統(tǒng)中，無論是衛(wèi)星傳輸，電纜傳輸還是地面?zhèn)鬏?，為了保障圖像質(zhì)量，使數(shù)字節(jié)目在傳輸過程中避免出現(xiàn)因受到各種信道噪聲干擾而出現(xiàn)失真的現(xiàn)象，都采用了信道編碼的方式來保護(hù)傳輸數(shù)據(jù)。信道編碼是數(shù)字通信系統(tǒng)中一個(gè)必需的、重要的環(huán)節(jié)。 信道編碼設(shè)計(jì)方案的優(yōu)劣決定了DVB系統(tǒng)的成功與否，本文重點(diǎn)研究了DVB系統(tǒng)中的信道編碼算法及其FPGA實(shí)現(xiàn)方案，主要進(jìn)行了如下幾項(xiàng)工作： 1）介紹了DVB系統(tǒng)信道編碼的基本概念及特點(diǎn)，深入研究了DVB標(biāo)準(zhǔn)中信道編碼部分的關(guān)鍵技術(shù)，并針對(duì)每個(gè)信道編碼模塊進(jìn)行工作原理分析、算法分析。 2）根據(jù)DVB信道編碼的特點(diǎn)，重點(diǎn)對(duì)信道編碼中四個(gè)模塊，包括擾碼、RS編碼、卷積交織編碼和卷積編碼的FPGA硬件實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并闡述了每個(gè)模塊及QPSK調(diào)制的設(shè)計(jì)方案及實(shí)現(xiàn)模塊功能的程序流程。 3）在RS（204，188）編碼過程中，利用有限域常數(shù)乘法器的特點(diǎn)，對(duì)編碼器進(jìn)行了優(yōu)化，在很大程度上提高了編碼效率，卷積交織器部分采用RAM移位法，實(shí)現(xiàn)起來更為簡單且節(jié)省了FPGA器件內(nèi)部資源。 4）設(shè)計(jì)以Altera公司的QuartusⅡ?yàn)殚_發(fā)平臺(tái)，利用FPGA芯片EP1C6Q240C8完成了信道編碼各模塊及QPSK調(diào)制的硬件實(shí)現(xiàn)，通過Verilog HDL描述和時(shí)序仿真來驗(yàn)證算法的可行性，并給出系統(tǒng)設(shè)計(jì)中減少毛刺的方法，使系統(tǒng)更為穩(wěn)定。最終的系統(tǒng)仿真結(jié)果表明該系統(tǒng)工作穩(wěn)定，達(dá)到了DVB系統(tǒng)信道編碼設(shè)計(jì)的要求。
上傳時(shí)間： 2013-06-26
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軟件無線電思想的出現(xiàn)帶來了接收機(jī)實(shí)現(xiàn)方式的革新。隨著近年來軟件無線電理論和應(yīng)用趨于成熟與完善，軟件無線電技術(shù)已經(jīng)被越來越廣泛地應(yīng)用于無線通信系統(tǒng)和電子測(cè)量測(cè)試儀器中。數(shù)字下變頻技術(shù)作為軟件無線電的核心技術(shù)之一，在頻譜分析儀中也得到了越來越普遍的應(yīng)用。 本人參與的手持式頻譜分析儀項(xiàng)目采用的是中頻數(shù)字化實(shí)現(xiàn)方式，可滿足輕巧，可重配置和低功耗的需求。數(shù)字化中頻的關(guān)鍵部件數(shù)字下變頻器DDC采用的是Intersil公司的ISL5216，這個(gè)器件和高性能FPGA共同組成手持頻譜儀的數(shù)字信號(hào)處理前端。這個(gè)數(shù)字前端就手持頻譜分析儀來說存在一定的局限性，ISL5216的信號(hào)處理帶寬單通道為1 MHz，4個(gè)通道級(jí)聯(lián)為3MHz，未能滿足譜儀分析帶寬日益增加的需求；系統(tǒng)集成度不高，ISL5216的功能要是集成到FPGA，可進(jìn)一步提高系統(tǒng)集成度，降低物料成本和系統(tǒng)功耗。基于以上兩個(gè)方面的考慮，現(xiàn)正以手持頻譜分析儀項(xiàng)目為依托，基于Xilinx Spartan3A-DSP系列FPGA實(shí)現(xiàn)高速高處理帶寬的DDC。 本論文首先描述了數(shù)字下變頻基本理論和結(jié)構(gòu)，對(duì)完成各級(jí)數(shù)字信號(hào)處理所涉及的數(shù)字正交變換、CORDIC算法、CIC、HB、多相濾波等關(guān)鍵算法做了適當(dāng)介紹；然后介紹了當(dāng)前主流FPGA的數(shù)字信號(hào)處理特性和其內(nèi)部的DSP資源。接著詳細(xì)描述了數(shù)控振蕩器NCO、復(fù)數(shù)數(shù)字混頻器MIXER、5級(jí)CIC濾波器、5級(jí)HB濾波器和255階可編程FIR的設(shè)計(jì)和實(shí)現(xiàn)，并對(duì)各個(gè)模塊的不同實(shí)現(xiàn)方式作了對(duì)比和仿真測(cè)試數(shù)據(jù)作了分析。最后介紹了所設(shè)計(jì)DDC在手持頻譜分析儀中的主要應(yīng)用。
上傳時(shí)間： 2013-04-24
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當(dāng)今，移動(dòng)通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術(shù)作為第四代數(shù)字移動(dòng)通信(4G)系統(tǒng)的關(guān)鍵技術(shù)之一，被包括LTE在內(nèi)的眾多準(zhǔn)4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關(guān)鍵功能模塊，其精度對(duì)基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對(duì)LTE上行所采用的SC_FDMA更是如此。為了使定點(diǎn)化IDFT/DFT達(dá)到較好的性能，本文采用數(shù)字自動(dòng)增益控制(DAGC)技術(shù)，以解決過大輸入信號(hào)動(dòng)態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術(shù)，并重點(diǎn)關(guān)注近年來為了改善其性能而興起的數(shù)字化AGC技術(shù)，它們主要用于壓縮ADC輸入動(dòng)態(tài)范圍以防止其飽和。針對(duì)基帶處理中具有累加特性的定點(diǎn)化IDFT/DFT技術(shù)，進(jìn)一步分析了AAGC技術(shù)和基帶DAGC在實(shí)施對(duì)象，實(shí)現(xiàn)方法等上的異同點(diǎn)，指出了基帶DAGC的必要性。 其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對(duì)基于DFT的信道估計(jì)方法的缺點(diǎn)，使用簡單的兩點(diǎn)替換實(shí)現(xiàn)了優(yōu)化，通過高斯信道下的MATLAB仿真，證明其可以達(dá)到理想效果。仿真結(jié)果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進(jìn)行調(diào)制，也能達(dá)到在SNR高于17dB時(shí)，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎(chǔ)上，通過理論分析和MATLAB仿真，證明了包括時(shí)域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時(shí)，通過對(duì)幾種DAGC算法的比較后，得到的一套適用于實(shí)現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統(tǒng)基帶解調(diào)的要求。針對(duì)時(shí)域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進(jìn)行基帶DAGC算法的實(shí)現(xiàn)。 最后，本文對(duì)選定的基帶DAGC算法進(jìn)行了FPGA設(shè)計(jì)，仿真、綜合和上板結(jié)果說明，時(shí)域和頻域DAGC實(shí)現(xiàn)方法占用資源較少，容易進(jìn)行集成，能夠達(dá)到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個(gè)IQ數(shù)據(jù)，使之滿足基帶解調(diào)性能。
上傳時(shí)間： 2013-05-17
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