將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式
標(biāo)簽： Verilog VHDL 程式
上傳時(shí)間： 2016-01-18
上傳用戶：wkchong
JPEG的硬體設(shè)計(jì)採用的是VHDL設(shè)計(jì),有源碼
標(biāo)簽： JPEG VHDL 有源
上傳用戶：agent
使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
標(biāo)簽： WiMax FPGA OFDM VHDL
上傳時(shí)間： 2016-01-22
上傳用戶：zhuyibin
一個(gè)簡單的游戲設(shè)計(jì)...好好玩的
標(biāo)簽：
上傳時(shí)間： 2013-12-31
上傳用戶：edisonfather
l298步進(jìn)電機(jī)線性加速度,減速控制,供參考
標(biāo)簽： l298 步進(jìn)電機(jī) 加速度 減
上傳時(shí)間： 2014-01-25
上傳用戶：
這是一個(gè)利用模擬退火來計(jì)算TSP旅行家的問題
標(biāo)簽： TSP 模 旅行 家
上傳時(shí)間： 2016-01-28
上傳用戶：chenxichenyue
這是利用基因演算法來計(jì)算皇后問題的小程式 絕對(duì)是狠快速的方法
標(biāo)簽： 基因 算法 程式 速的方法
上傳用戶：英雄
這是一個(gè)可以計(jì)算學(xué)期成績的視窗程式 是利用讀入純文字檔案 來計(jì)算學(xué)期成績和平均
標(biāo)簽： 程式
上傳用戶：天涯
倒數(shù)計(jì)時(shí)器 提供時(shí)間到關(guān)機(jī)的功能 可自由設(shè)定是否關(guān)機(jī)或者提供警示
上傳時(shí)間： 2016-02-02
上傳用戶：lepoke
一套多文件摘要的計(jì)算方法，給予每一個(gè)新聞群組簡短的摘要，使新聞讀者可以藉由這些簡短的摘要，大略瞭解新聞群組的內(nèi)容及所要傳達(dá)的消息。
上傳時(shí)間： 2016-02-17
上傳用戶：jqy_china
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
