卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實(shí)現(xiàn)結(jié)構(gòu)比較簡(jiǎn)單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實(shí)現(xiàn)Viterbi譯碼器的設(shè)計(jì)方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計(jì)可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實(shí)意義。 本文設(shè)計(jì)了基于FPGA的高速Viterbi譯碼器。在對(duì)Viterbi譯碼算法深入研究的基礎(chǔ)上，重點(diǎn)研究了Viterbi譯碼器核心組成模塊的電路實(shí)現(xiàn)算法。本設(shè)計(jì)中分支度量計(jì)算模塊采用只計(jì)算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實(shí)現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(duì)(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運(yùn)用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測(cè)試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對(duì)各種模式的譯碼器進(jìn)行全面仿真驗(yàn)證，Xilinx ISE8.2i時(shí)序分析報(bào)告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺(tái)上進(jìn)一步測(cè)試譯碼器，譯碼器運(yùn)行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對(duì)本文設(shè)計(jì)的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計(jì)的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
標(biāo)簽：
Viterbi
FPGA
譯碼器
上傳時(shí)間：
2013-06-24
上傳用戶：myworkpost
