傳統(tǒng)PLC使用時會出現(xiàn)一些問題，如程序死循環(huán)、程序跑飛、需要龐大的編譯系統(tǒng)作支持和不能實現(xiàn)精確位置控制等等；而發(fā)展到OPENPLC后，這些問題依然存在。為了更好地解決這些問題，本文提出一種全新的可編程控制器現(xiàn)場集成技術(shù)，用FPGA來實現(xiàn)PLC的功能，拋棄傳統(tǒng)PLC“程序”的概念，以“硬件線路”來實現(xiàn)控制功能，不論在經(jīng)濟上還是在性能上都具有更大的優(yōu)勢。 本課題在對國內(nèi)外可編程控制器，重點是HardPLC的開發(fā)和應用的進展進行概述和分析的基礎上，系統(tǒng)開展了HardPLC組成模塊原理及其仿真模擬的研究。本研究的主要貢獻為： 1.對比分析了CPLD和FPGA的性能特點，闡明了Xilinx公司FPGA芯片結(jié)構(gòu)的兩個創(chuàng)新概念，指出了其優(yōu)越性能的結(jié)構(gòu)基礎； 2.系統(tǒng)分析了用HardPLC實現(xiàn)控制系統(tǒng)時的一些通用模塊，對每個模塊的工作原理進行了深入的探討，用VHDL語言建立了每個模塊的模型，在此基礎上進行了仿真、綜合，為進一步研究可編程控制器的現(xiàn)場集成奠定了基礎； 3.在仿真綜合的基礎上，用所建立的模型完成了特定邏輯控制系統(tǒng)的控制要求，充分展示了其實際應用的可行性； 4.在分析Xilinx公司SPARTANII系列FPGA芯片配置模式的基礎上，確定了應用于實際的基于CPLD控制的FPGA芯片SlaveParallel配置模式。 本課題研究建立的模型對于開發(fā)具有我國自主知識產(chǎn)權(quán)的HardPLC組成IP庫具有一定的理論意義；對特定系統(tǒng)的控制實現(xiàn)，充分展示了基于FPGA的可編程控制器現(xiàn)場集成技術(shù)可以廣泛應用于工控領域，加大推廣力度和建立更多的IP庫，在許多應用場合可以取代傳統(tǒng)的PLC控制系統(tǒng)，為工控領域提供高可靠、低價格、簡單易操作的解決方案，這將帶來巨大的社會經(jīng)濟效益；所確定的FPGA芯片配置模式可廣泛應用于對FPGA芯片配置數(shù)據(jù)的加載，在實踐生產(chǎn)中具有重要的實用價值。
標簽： FPGA 可編程控制器 集成技術(shù) 應用研究
上傳時間： 2013-05-30
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數(shù)字濾波作為數(shù)字信號處理技術(shù)的重要組成部分，廣泛應用于諸如信號分離、恢復、整形等多種場合中，本文討論的FIR濾波器因其具有嚴格的線性相位特性而得到廣泛的應用。在工程實踐中，往往要求信號處理具有實時性和靈活性,但目前常用的一些軟件或硬件實現(xiàn)方法則難以同時達到兩方面的要求。 可編程邏輯器件是一種用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。本課題研究FIR的FPGA解決方案體現(xiàn)電子系統(tǒng)的微型化和單片化，主要完成的工作如下: (1)以FIR濾波器的基本理論為依據(jù)，研究適應工程實際的數(shù)字濾波器的設計方法： (2)對分布式算法進行了較為深入的研究。在闡述算法原理的基礎上，分析了利用FPGA特有的查找表結(jié)構(gòu)完成這一運算的方法，從而解決了常系數(shù)乘法運算硬件實現(xiàn)的問題； (3)以—FIR低通濾波器為例說明FIR數(shù)字濾波器的具體實現(xiàn)方法，采用層次化、模塊化、參數(shù)化的設計思想，完成對整個FIR濾波器的功能模塊的劃分，以及各個功能模塊的具體設計； (4)設計參數(shù)可調(diào)的FIR低通濾波器的硬件電路：以EPFlK50TCl44-l為核心，包括A/D轉(zhuǎn)換電路、D/A轉(zhuǎn)換電路以及在系統(tǒng)配置電路等。以話音作為輸入信號，進行了實際濾波效果的測試。 實驗系統(tǒng)的測試結(jié)果表明，和傳統(tǒng)的數(shù)字濾波器相比較具有更好的實時性、準確性、靈活性和實用性。
標簽： FPGA 沖激響應 數(shù)字濾波器
上傳時間： 2013-07-19
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隨著科技的發(fā)展，電子電路的設計正逐漸擺脫傳統(tǒng)的設計模式。可編程邏輯器件及硬件描述語言的出現(xiàn)與發(fā)展從根本上改變了數(shù)字系統(tǒng)設計與實現(xiàn)的技術(shù)與方法，越來越多的數(shù)字信號處理系統(tǒng)采用可編程邏輯器件來實現(xiàn)。 數(shù)字濾波技術(shù)作為數(shù)字信號處理的基本分支之一，在各種數(shù)字信號處理中起著重要作用，被廣泛應用于很多領域。其中有限長沖激響應（FIR）濾波器，只有零點、系統(tǒng)穩(wěn)定、運算速度快、具有線性相位的特性，設計靈活，在工程實際中獲得廣泛應用。 本文以數(shù)字濾波器的基本理論為依據(jù)，通過對現(xiàn)場可編程門陣列（FPGA）內(nèi)部結(jié)構(gòu)的研究，結(jié)合軟件工程學中結(jié)構(gòu)化設計思想和硬件描述語言的特點，以9階FIR低通數(shù)字濾波器為例，采用Altera公司的EPIK30TC144-3器件完成了FIR數(shù)字濾波器的軟硬件設計。我們在設計中采用了層次化、模塊化的設計思想，將整個濾波器劃分為多個功能模塊，利用VHDL語言進行了各個功能模塊的設計。 為了使設計的過程和結(jié)果更為直觀，文中詳細介紹了核心及外圍硬件電路的設計過程，最終達到了基于FPGA硬件實現(xiàn)參數(shù)化FIR數(shù)字濾波器的目的。實驗測試表明，本論文所設計的基于FPGA的9階FIR低通數(shù)字濾波器基本達到了設計指標。依照此方法，只要修改參數(shù)，升級相關硬件，便可以更改濾波器性能，實現(xiàn)高通、帶通FIR數(shù)字濾波器，說明本設計具有普遍指導意義。
上傳時間： 2013-05-24
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FPGA作為近年來集成電路發(fā)展中最快的分支之一，有關它的研究和應用得到了迅速的發(fā)展。傳統(tǒng)的FPGA采用靜態(tài)配置的方法，所以在它的應用生命周期中，它的功能就不能夠再改變，除非重新配置。動態(tài)重配置系統(tǒng)在系統(tǒng)工作的過程中改變FPGA的結(jié)構(gòu)，包括全局重配置和局部重配置。其中的局部動態(tài)重配置系統(tǒng)有著ASIC以及靜態(tài)配置FPGA無法比擬的優(yōu)勢。而隨著支持局部位流配置以及動態(tài)配置的商用FPGA的推出，使對局部動態(tài)重配置系統(tǒng)和應用的研究有了最基本的硬件支撐條件。而Internet作為無比強大的網(wǎng)絡已經(jīng)滲入到各種應用領域之中。 本文首先提出了一個完整的基于Internet的FPGA局部動態(tài)可重配置系統(tǒng)的方案。然后針對方案的各個組成部分，分別進行了描述。首先是介紹了FPGA的基本概況，包括它的發(fā)展歷史、結(jié)構(gòu)、應用領域、發(fā)展趨勢等。然后介紹了對一個包含局部動態(tài)重配置模塊的FPGA系統(tǒng)的設計過程，包括重配置模塊的定義、設計的流程、局部位流的產(chǎn)生等。接下來對．FPGA的配置方法以及配置解決方案進行描述，包括幾種可選擇的配置模式，其中有一些適用于靜態(tài)配置，另外一些可以用于動態(tài)局部配置，．以及作為一個系統(tǒng)的配置解決方案。最后系統(tǒng)要求從Internet服務器上下載重配置模塊的位流并且完成對FPGA的配置，根據(jù)這個要求，我們設計了相應的嵌入式解決方案，包括如何設計一個基于VxWorks的嵌入式應用軟件實現(xiàn)FTP功能，并說明如何通過JTAGG或者ICAP接口由嵌入式CPU完成對FPGA的局部配置。
標簽： FPGA 局部 動態(tài)可重配置
上傳時間： 2013-04-24
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當今電子系統(tǒng)的設計是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設計，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設計是以知識產(chǎn)權(quán)核(IPCore)為基礎，以硬件描述語言為主要設計手段，借助以計算機為平臺的EDA工具進行的。 本文在介紹了FPGA與SOPC相關技術(shù)的基礎上，給出了SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的方案。在分析設計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進行SOPC(System On a Programmable Chip)設計流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實現(xiàn)方案，模塊化的設計方法大大縮短了調(diào)制解調(diào)器的開發(fā)周期。 在SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的過程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進一步提高了開發(fā)效率。 在進行編譯、仿真調(diào)試成功后，經(jīng)過QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實現(xiàn)方案。
上傳時間： 2013-05-28
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FPGA布局算法和軟件位于工藝映射和布線之間，是一個承上啟下的階段，對最終的布通率和時序都有著重要的影響。 本論文的工作之一便是研究旨在提高布通率的布局算法。在研究了國內(nèi)外裝箱和布局算法的基礎上，本文提出了一種新的結(jié)合了裝箱的布局算法框架，并稱之為"低溫交替改善的"布局算法。其基本思想是，在模擬退火的低溫階段交替的優(yōu)化裝箱和布局。本文給了基于學術(shù)界標準布局布線軟件VPR的一個軟件實現(xiàn)，并且提出了低溫的判定條件以及一種新的選擇待交換邏輯單元的方法。采用三種不同的裝箱算法作為布局輸入，基于VPR的低溫交替改善的布局算法實現(xiàn)，在布通率上，比VPR分別提高了21.3％、15.5％、10.7％。而帶來的平均額外時間開銷不到20％。 FPGA布局軟件實現(xiàn)對整個FPGA CAD流程的運行效率，算法的可擴展性也有著不可忽視的影響。現(xiàn)代FPGA有著多樣而復雜的邏輯和布線資源。而學術(shù)界的布局軟件'VPR所面向的FPGA卻只能處理十分簡單的FPGA結(jié)構(gòu)，對于宏、總線、多時鐘等實際應用中很重要的部分都沒有考慮。本文提出了"邏輯單元層"的概念，用具有特定幾何結(jié)構(gòu)的邏輯單元層來統(tǒng)一處理多種類型的邏輯資源。針對相對位置約束在現(xiàn)代FPGA布局軟件中的重要地位，我們提出了一種處理相對位置約束的方法。這些討論均已經(jīng)在面向Xilinx SpartanⅡ芯片布局的原型系統(tǒng)中得到了實現(xiàn)，初步證實了這些方法的可擴展性和實用性。
標簽： FPGA 布局 算法研究 軟件實現(xiàn)
上傳時間： 2013-06-21
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現(xiàn)場可編程門陣列(FPGA)是一種可實現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現(xiàn)的，所以相對于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費太多的時間。這在基于時序驅(qū)動的工藝映射和布局布線以及靜態(tài)時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結(jié)果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網(wǎng)的起點就是線網(wǎng)的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現(xiàn)象本身對性能提高不多)。本論文通過對dogleg現(xiàn)象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。
上傳時間： 2013-07-24
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復雜可編程邏輯器件的初步介紹，通過一系列的簡單例子，幫助讀者熟悉開發(fā)環(huán)境和開發(fā)語言。
標簽： 可編程邏輯器件
上傳時間： 2013-08-06
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LCD 因其輕薄短小,低功耗,無輻射,平面直角顯示,以及影像穩(wěn)定等特點,當今應用非常廣泛。CPLD(復雜可編程邏輯器件) 是一種具有豐富可編程功能引腳的可編程邏輯器件,不僅可實現(xiàn)常規(guī)的邏輯器件功能,還可以實現(xiàn)復雜而獨特的時序邏輯功能。并且具有ISP (在線可編\\r\\n程) [1 ] 功能,便于進行系統(tǒng)設計和現(xiàn)場對系統(tǒng)進行功能修改、調(diào)試、升級。通常CPLD 芯片都有著上萬次的重寫次數(shù),即用CPLD[ 2 ] 進行硬件設計,就像軟件設計一樣靈活、方便。而現(xiàn)今LCD的控制大都采用
上傳時間： 2013-08-16
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可編程邏輯器件的開發(fā)與應用實驗教學大綱\r\n本課程是高等院校電氣、信息、通信類專業(yè)的一門技術(shù)基礎課。通過本課程的學習，使學生獲得數(shù)字系統(tǒng)設計和可編程邏輯器件方面的基本概念、基本知識和基本技能，培養(yǎng)他們對數(shù)字系統(tǒng)的分析與設計的能力，為后續(xù)課程的學習及今后的實際工作打下良好的基礎。
上傳時間： 2013-08-26
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