互聯(lián)網(wǎng)、移動通信、星基導(dǎo)航是21世紀(jì)信息社會的三大支柱產(chǎn)業(yè)，而GPS系統(tǒng)的技術(shù)水平和發(fā)展歷程代表著全世界衛(wèi)星導(dǎo)航系統(tǒng)的發(fā)展?fàn)顩r。目前，我國已經(jīng)成為GPS的使用大國，衛(wèi)星導(dǎo)航產(chǎn)業(yè)鏈也已基本形成。然而，我們對GPS核心技術(shù)的研究還不夠深入，我國GPS產(chǎn)品的核心部分多數(shù)還是靠進(jìn)口。 GPS接收機(jī)工作時，為了將本地信號和接收到的信號同步，要完成復(fù)雜的信號處理過程。其中，如何捕獲衛(wèi)星信號并保持對信號的跟蹤是最重要的核心技術(shù)。很多研究者提出了多種解決方法，但這些方法多數(shù)都只停留在理論階段，無法應(yīng)用于GPS接收機(jī)系統(tǒng)進(jìn)行實(shí)時處理。 本課題在分析了多種現(xiàn)有算法的基礎(chǔ)上，研究設(shè)計了基于FPGA的GPS信號捕獲與跟蹤系統(tǒng)。在研究過程中，首先利用Nemerix公司的GPS芯片組設(shè)計制作了GPS接收機(jī)模塊，它能正常穩(wěn)定地工作，并可用作GPS基帶信號處理的研究平臺；該平臺可實(shí)時地輸出GPS數(shù)字中頻信號；本課題在中頻信號的基礎(chǔ)上深入研究了GPS信號的捕獲與跟蹤技術(shù)。先詳細(xì)分析比較了幾種GPS信號捕獲方法，給出了步進(jìn)相關(guān)的捕獲方案；接著分析了跟蹤環(huán)路的特點(diǎn)，給出了鎖頻環(huán)和鎖相環(huán)交替工作跟蹤載波以及載波輔助偽碼的跟蹤方案，并最終實(shí)現(xiàn)了這些方案。 本課題設(shè)計的GPS信號捕獲與跟蹤處理系統(tǒng)是通過硬件和軟件協(xié)同工作的方式實(shí)現(xiàn)的。硬件電路主要實(shí)現(xiàn)數(shù)據(jù)速率高、邏輯簡單的相關(guān)器功能；而基于MicroBlaze軟處理器的軟件主要實(shí)現(xiàn)數(shù)據(jù)速率低、邏輯復(fù)雜的功能。本文給出了硬件電路的詳細(xì)設(shè)計、仿真結(jié)果以及軟件設(shè)計的詳細(xì)流程。 本課題最終在FPGA上實(shí)現(xiàn)了GPS信號的捕獲與跟蹤功能，而且系統(tǒng)的性能良好。由此可以得出結(jié)論：本設(shè)計能夠滿足系統(tǒng)功能和性能的要求，可以直接用于實(shí)時GPS接收機(jī)系統(tǒng)的設(shè)計中，為自主設(shè)計GPS接收機(jī)奠定了基礎(chǔ)。 本課題的研究得到了大連市信息產(chǎn)業(yè)局集成電路設(shè)計專項的資助，項目名稱是“定位與通信集成功能的SOC設(shè)計”，研究成果將在2008年上半年投入試用。
上傳時間： 2013-04-24
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頻率是電子技術(shù)領(lǐng)域內(nèi)的一個基本參數(shù)，同時也是一個非常重要的參數(shù)。穩(wěn)定的時鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測頻系統(tǒng)使用時鐘的提高，測頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測頻方法，±1個計數(shù)誤差始終是限制測頻精度進(jìn)一步提高的一個重要因素。 本設(shè)計闡述了各種數(shù)字測頻方法的優(yōu)缺點(diǎn)。通過分析±1個計數(shù)誤差的來源得出了一種新的測頻方法：檢測被測信號，時基信號的相位，當(dāng)相位同步時開始計數(shù)，相位再次同步時停止計數(shù)，通過相位同步來消除計數(shù)誤差，然后再通過運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測頻原理，已經(jīng)出現(xiàn)了等精度的測頻方法，但是還存在±1的計數(shù)誤差。因此，本文根據(jù)等精度測頻原理中閘門時間只與被測信號同步，而不與標(biāo)準(zhǔn)信號同步的缺點(diǎn)，通過分析已有等精度澳孽頻方法所存在±1個計數(shù)誤差的來源，采用了全同步的測頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計。根據(jù)全同步數(shù)字頻率計的測頻原理方框圖，采用VHDL語言，成功的編寫出了設(shè)計程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對編寫的VHDL程序進(jìn)行了仿真，得到了很好的效果。最后，又討論了全同步頻率計的硬件設(shè)計并給出了電路原理圖和PCB圖。對構(gòu)成全同步數(shù)字頻率計的每一個模塊，給出了較詳細(xì)的設(shè)計方法和完整的程序設(shè)計以及仿真結(jié)果。
標(biāo)簽： FPGA 數(shù)字頻率計
上傳時間： 2013-06-05
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在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過渡期間，市場潛力巨大，因此對復(fù)用器的研究開發(fā)非常重要。本文針對復(fù)用器及其接口技術(shù)進(jìn)行研究并設(shè)計出成形產(chǎn)品。 文中首先對MPEG-2標(biāo)準(zhǔn)及NIOS Ⅱ軟核進(jìn)行分析。重點(diǎn)研究了復(fù)用器中的部分關(guān)鍵技術(shù)：PSI信息提取及重構(gòu)算法、PID映射方法、PCR校正及CRC校驗算法，給出了實(shí)現(xiàn)方法，并通過了硬件驗證。然后對復(fù)用器中主要用到的AsI接口和DS3接口進(jìn)行了分析與研究，給出了設(shè)計方法，并通過了硬件驗證。 本文的主要工作如下： ●首先對復(fù)用器整體功能進(jìn)行詳細(xì)分析，并劃分軟硬件各自需要完成的功能。給出復(fù)用器的整體方案以及ASI接口和DS3接口設(shè)計方案。 ●在FPGA上采用c語言實(shí)現(xiàn)了PSI信息提取與重構(gòu)算法。 ●給出了實(shí)現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點(diǎn)給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設(shè)計了SI信息提取與重構(gòu)的硬件平臺，并用c語言實(shí)現(xiàn)了SDT表的提取與重構(gòu)算法，在FPGA中成功實(shí)現(xiàn)了動態(tài)分配內(nèi)存空間。 ●在FPGA上實(shí)現(xiàn)了．ASI接口，主要分析了位同步的實(shí)現(xiàn)過程，實(shí)現(xiàn)了一種新的快速實(shí)現(xiàn)字節(jié)同步的設(shè)計。 ●在FPGA上實(shí)現(xiàn)了DS3接口，提出并實(shí)現(xiàn)了一種兼容式DS3接口設(shè)計。并對幀同步設(shè)計進(jìn)行改進(jìn)。 ●完成部分PCB版圖設(shè)計，并進(jìn)行調(diào)試監(jiān)測。 本復(fù)用器設(shè)計最大特點(diǎn)是將軟件設(shè)計和硬件設(shè)計進(jìn)行合理劃分，硬件平臺及接口采用Verilog語言實(shí)現(xiàn)，PSI信息算法主要采用c語言實(shí)現(xiàn)。這種軟硬件的劃分使系統(tǒng)設(shè)計更加靈活，且軟件設(shè)計與硬件設(shè)計可同時進(jìn)行，極大的提高了工作效率。 整個項目設(shè)計采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設(shè)計平臺下設(shè)計實(shí)現(xiàn)。根據(jù)此方案已經(jīng)開發(fā)出兩臺帶有ASI和DS3接口的數(shù)字電視TS流復(fù)用器，經(jīng)測試達(dá)到了預(yù)期的性能和技術(shù)指標(biāo)。
上傳時間： 2013-08-03
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一般由信源發(fā)出的數(shù)字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產(chǎn)生碼間干擾進(jìn)而直接影響傳輸?shù)目煽啃?，因而要對其進(jìn)行編碼以便傳輸。傳統(tǒng)的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復(fù)雜。FPGA(現(xiàn)場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規(guī)則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優(yōu)點(diǎn)?；谏鲜銮闆r，本文提出了基于FPGA的}tDB3編譯碼設(shè)計方案。 該研究的總體設(shè)計方案包括用MATLAB進(jìn)行HDB3編譯碼算法的驗證，基于FPGA的HDB3碼編譯碼設(shè)計與仿真，結(jié)果分析與比較三大部分。為了保證該設(shè)計的可靠性，首先是進(jìn)行編譯碼的算法驗證；其次通過在FPGA的集成設(shè)計環(huán)境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進(jìn)行時序仿真；最后將算法驗證結(jié)果與仿真結(jié)果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設(shè)計具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優(yōu)點(diǎn)。
上傳時間： 2013-05-26
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在工業(yè)控制領(lǐng)域，多種現(xiàn)場總線標(biāo)準(zhǔn)共存的局面從客觀上促進(jìn)了工業(yè)以太網(wǎng)技術(shù)的迅速發(fā)展，國際上已經(jīng)出現(xiàn)了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多種工業(yè)以太網(wǎng)協(xié)議。將傳統(tǒng)的商用以太網(wǎng)應(yīng)用于工業(yè)控制系統(tǒng)的現(xiàn)場設(shè)備層的最大障礙是以太網(wǎng)的非實(shí)時性，而實(shí)現(xiàn)現(xiàn)場設(shè)備間的高精度時鐘同步是保證以太網(wǎng)高實(shí)時性的前提和基礎(chǔ)。 IEEE 1588定義了一個能夠在測量和控制系統(tǒng)中實(shí)現(xiàn)高精度時鐘同步的協(xié)議——精確時間協(xié)議(Precision Time Protocol)。PTP協(xié)議集成了網(wǎng)絡(luò)通訊、局部計算和分布式對象等多項技術(shù)，適用于所有通過支持多播的局域網(wǎng)進(jìn)行通訊的分布式系統(tǒng)，特別適合于以太網(wǎng)，但不局限于以太網(wǎng)。PTP協(xié)議能夠使異質(zhì)系統(tǒng)中各類不同精確度、分辨率和穩(wěn)定性的時鐘同步起來，占用最少的網(wǎng)絡(luò)和局部計算資源，在最好情況下能達(dá)到系統(tǒng)級的亞微級的同步精度。 基于PC機(jī)軟件的時鐘同步方法，如NTP協(xié)議，由于其實(shí)現(xiàn)機(jī)理的限制，其同步精度最好只能達(dá)到毫秒級；基于嵌入式軟件的時鐘同步方法，將時鐘同步模塊放在操作系統(tǒng)的驅(qū)動層，其同步精度能夠達(dá)到微秒級。現(xiàn)場設(shè)備間微秒級的同步精度雖然已經(jīng)能滿足大多數(shù)工業(yè)控制系統(tǒng)對設(shè)備時鐘同步的要求，但是對于運(yùn)動控制等需求高精度定時的系統(tǒng)來說，這仍然不夠。基于嵌入式軟件的時鐘同步方法受限于操作系統(tǒng)中斷響應(yīng)延遲時間不一致、晶振頻率漂移等因素，很難達(dá)到亞微秒級的同步精度。 本文設(shè)計并實(shí)現(xiàn)了一種基于FPGA的時鐘同步方法，以IEEE 1588作為時鐘同步協(xié)議，以Ethernet作為底層通訊網(wǎng)絡(luò)，以嵌入式軟件形式實(shí)現(xiàn)TCP/IP通訊，以數(shù)字電路形式實(shí)現(xiàn)時鐘同步模塊。這種方法充分利用了FPGA的特點(diǎn)，通過準(zhǔn)確捕獲報文時間戳和動態(tài)補(bǔ)償晶振頻率漂移等手段，相對于嵌入式軟件時鐘同步方法實(shí)現(xiàn)了更高精度的時鐘同步，并通過實(shí)驗驗證了在以集線器互連的10Mbps以太網(wǎng)上能夠達(dá)到亞微秒級的同步精度。
上傳時間： 2013-08-04
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本文對嵌入硬核的FPGA布線通道寬度分布和改進(jìn)FPGA布局算法進(jìn)行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構(gòu)，其布線通道寬度分布函數(shù)分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構(gòu)，利用MCNC基準(zhǔn)電路來測試這四種架構(gòu)的性能。實(shí)驗結(jié)果表明：在以網(wǎng)線平均長度作為指標(biāo)的測試中，通道寬度均勻分布的架構(gòu)具有更短的布線長度、更優(yōu)的性能。
上傳時間： 2013-06-01
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近年來，隨著多媒體技術(shù)的迅猛發(fā)展，電子、計算機(jī)、通訊和娛樂之間的相互融合、滲透越來越多，而數(shù)字音頻技術(shù)則是應(yīng)用最為廣泛的技術(shù)之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數(shù)字音頻的解決方案，在便攜式多媒體產(chǎn)品中得到了廣泛流行。 在已有的便攜式MP3系統(tǒng)實(shí)現(xiàn)方案中，低速處理器與專用硬件結(jié)合的SOC設(shè)計方案結(jié)合了硬件實(shí)現(xiàn)方式和軟件實(shí)現(xiàn)方式的優(yōu)點(diǎn)，具有成本低、升級容易、功能豐富等特點(diǎn)。IMDCT(反向改進(jìn)離散余弦變換)是編解碼算法中一個運(yùn)算量大調(diào)用頻率高的運(yùn)算步驟，因此適于硬件實(shí)現(xiàn)，以降低處理器的開銷和功耗，來提高整個系統(tǒng)的性能。 本文首先闡述了MP3音頻編解碼標(biāo)準(zhǔn)和流程，以及IMDCT常用的各種實(shí)現(xiàn)算法。在此基礎(chǔ)上選擇了適于硬件實(shí)現(xiàn)的遞歸循環(huán)實(shí)現(xiàn)方法，并在已有算法的基礎(chǔ)上進(jìn)行了改進(jìn)，減小了所需硬件資源需求并保持了運(yùn)算速度。接著提出了模塊總體設(shè)計方案，結(jié)合算法進(jìn)行了實(shí)現(xiàn)結(jié)構(gòu)的優(yōu)化，并在EDA環(huán)境下具體實(shí)現(xiàn)，用硬件描述語言設(shè)計、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時快速地實(shí)現(xiàn)了IMDCT，經(jīng)驗證功能正確。
上傳時間： 2013-05-31
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H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計了整個軟件編碼中計算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測時，為了得到一個宏塊的預(yù)測模式，需要進(jìn)行592次率失真代價計算。因此為了降低幀內(nèi)預(yù)測模式選擇的計算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內(nèi)編碼時間平均節(jié)約60﹪以上，對編碼的實(shí)時性有較大幫助。 為了實(shí)現(xiàn)實(shí)時編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對這些模塊進(jìn)行了綜合和時序仿真，并將驗證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測試，驗證了該系統(tǒng)對輸入的殘差數(shù)據(jù)實(shí)時壓縮編碼的功能。 本文對H.264編碼器幀內(nèi)預(yù)測模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡單，對軟件編碼的實(shí)時性有很大幫助。本文對在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設(shè)計有著積極的借鑒性。
標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測
上傳時間： 2013-06-13
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C語言編程算法經(jīng)典案例100個，可以拿來作為編程參考案例
上傳時間： 2013-05-30
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H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項新的視頻壓縮技術(shù)標(biāo)準(zhǔn)，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價是計算復(fù)雜度的增加，據(jù)估計其編碼的計算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實(shí)時視頻處理領(lǐng)域。針對這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動估計方面，國內(nèi)外在這方面的研究已經(jīng)很成熟。而針對幀內(nèi)/幀間預(yù)測編碼的研究卻較少。因此研究預(yù)測模式的快速算法具有理論意義和應(yīng)用價值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點(diǎn)，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來減少模式選擇數(shù)目。它采用了Sobel梯度算子計算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測模式選擇算法方面進(jìn)行了改進(jìn)研究：按順序?qū)Σ煌愋瓦M(jìn)行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時，結(jié)合小塊模式搜索中途停止準(zhǔn)則來確定最優(yōu)模式。仿真表明：改進(jìn)算法相對與原來算法能夠節(jié)省很多的編碼時間（平均下降了49.3％），但帶來的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對4×4點(diǎn)數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運(yùn)算便可完成，與原來12×8次加法和4×8次移位相比，新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計流程，并實(shí)現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實(shí)現(xiàn)的H.264編碼視頻處理模塊設(shè)計具備了成本低，周期短，設(shè)計方法靈活等優(yōu)點(diǎn)，具有廣闊的市場應(yīng)用前景。 仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺上實(shí)現(xiàn)實(shí)時編碼。
上傳時間： 2013-07-18
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