利用自相關(guān)函數(shù)進(jìn)行數(shù)據(jù)同步，解決了盲同步不準(zhǔn)確的情況
標(biāo)簽： 自相關(guān)函數(shù) 數(shù)據(jù)同步
上傳時(shí)間： 2015-05-17
上傳用戶：wqxstar
頻率同步代碼，可以從中知道頻偏造成的系統(tǒng)BER性能的情況
標(biāo)簽： 頻率同步 代碼
上傳用戶：lizhen9880
幀同步模塊的Veriolog源碼。 在ModelSim下的一個(gè)工程。有測試文件。
標(biāo)簽： Veriolog ModelSim 幀同步 工程
上傳時(shí)間： 2014-01-16
上傳用戶：a3318966
一個(gè)學(xué)習(xí)操作系統(tǒng)原理很好的演示程序.演示進(jìn)程調(diào)度與讀寫者的同步問題
標(biāo)簽： 操作系統(tǒng)原理 程序 進(jìn)程 調(diào)度
上傳時(shí)間： 2014-01-18
上傳用戶：gut1234567
數(shù)字音頻廣播中的同步算法在pc上的實(shí)現(xiàn) 主要運(yùn)用了導(dǎo)頻、最大似然估計(jì)等算法結(jié)合
標(biāo)簽： 數(shù)字音頻廣播 同步算法 導(dǎo)頻 算法
上傳時(shí)間： 2015-06-02
上傳用戶：ynzfm
這是用VHDL語言(硬件描述語言)寫的一個(gè)二維 8*8塊的離散余弦變換(DCT)以及反變換(IDCT).全同步設(shè)計(jì),低門數(shù).可以用于多媒體及打印應(yīng)用領(lǐng)域.
標(biāo)簽： VHDL IDCT DCT 變換
上傳時(shí)間： 2015-06-03
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verilog語言寫的SPI接口,全同步設(shè)計(jì),低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計(jì)方案中.
標(biāo)簽： verilog SPI 語言 接口
上傳時(shí)間： 2014-11-21
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信號量同步的實(shí)驗(yàn)，計(jì)算機(jī)操作系統(tǒng)的實(shí)驗(yàn)完全實(shí)現(xiàn)代碼
標(biāo)簽： 信號量 同步的 實(shí)驗(yàn)
上傳時(shí)間： 2015-06-07
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進(jìn)程管理中的同步的相關(guān)實(shí)驗(yàn)，需要了解計(jì)算機(jī)操作系統(tǒng)的原理
標(biāo)簽： 進(jìn)程 同步的 實(shí)驗(yàn)
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linux 下的進(jìn)程同步 利用線程控制函數(shù)進(jìn)行線程同步 主要利用信號
標(biāo)簽： linux 線程 進(jìn)程 控制
上傳時(shí)間： 2015-06-08
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